6-时序逻辑.pdf

时序逻辑设计  引言  静态寄存器  多路开关型  减少时钟负载  非理想时钟信号  动态寄存器  动态传输门边沿触发寄存器  改善抗噪声的能力  其他寄存器  时钟控制CMOS寄存器  真单相钟控寄存器  脉冲寄存器  流水线 State Key Lab of ASIC Systems, Fudan University，Lai 时序逻辑设计 引言  存储单元的分类  时序电路的时间参数 静态寄存器 动态寄存器 其他寄存器 State Key Lab of ASIC Systems, Fudan University，Lai 寄存器保持系统的状态 寄存器可以是静态的 也可以是动态的 State Key Lab of ASIC Systems, Fudan University，Lai 存储单元的分类  Foreground vs Background memory  Foreground :嵌入在逻辑中的存储器。如：单个寄存器或寄存器 组( register banks)  Background :大量的集中存储内核（使用阵列结构），称为后 台存储器，高密度，高性能，如RAM, ROM，需要解决的关键 是单元面积尽可能小、速度尽可能快，可以牺牲噪声容限  Static versus dynamic memory  Static ：稳态时信号节点是通过一个低阻路径连接到 VDD 或 VSS 上的存储器。例如：用正反馈或再生原理构成的存储器，只要 一上电，就会一直保持其状态。  Dynamic:信号暂存在高阻节点电容上，必须周期性地刷新以弥 补泄漏的电荷的存储器,不满足低阻路径原则。性能高、面积小  Latches versus registers  latches are level sensitive  registers are edge triggered State Key Lab of ASIC Systems, Fudan University，Lai Latch versus register 正锁存器（高电平透明） 负锁存器（低电平透明） 正沿触发寄存器 负沿触发寄存器 State Key Lab of ASIC Systems, Fudan University，Lai 时序逻辑设计 引言  存储单元的分类  时序电路的时间参数 静态寄存器 动态寄存器 其他寄存器 State Key Lab of ASIC Systems, Fudan University，Lai Timing Definitions Timing Definitions 1. tsetup= setup time: time data must be valid before clock edge 2. thold = hold time: time data must be valid after clock edge 3. tc-q = 最坏条件下的传播延迟(ref. to the clock edge) 4. tcd = 最好条件下的传播延迟（Contamination Delay ） State Key Lab of ASIC Systems, Fudan University，Lai Minimum clock period 寄存器1和寄