CMOS 讲义7 Verilog.pdf

专用集成电路设计 专用集成电路设计 任课教师：潘伟涛 任课教师：潘伟涛 西安电子科技大学 通信工程学院 专用集成电路设计 Contents 7 Verilog HDL 硬件描述语言简介 VHDL 提纲  什么是Verilog HDL?  Verilog HDL vs. VHDL  Verilog HDL语法  设计描述层次  设计的测试与验证  可综合的设计  有限状态机（FSM)  一个除法器的设计实例  常用仿真器和综合软件  网络资源 提纲  什么是Verilog HDL?  Verilog HDL vs. VHDL  Verilog HDL语法  设计描述层次  设计的测试与验证  可综合的设计  有限状态机（FSM)  一个除法器的设计实例  常用仿真器和综合软件  网络资源 什么是Verilog HDL? Verilog HDL是一种硬件描述语言，用于从算法 级、结构级、门级到开关级的多种抽象设计层 次的数字系统建模。 被建模的数字系统对象的复杂性可以介于开关 级电路（例如pmos/nmos ）、简单的门（例如库 单元描述）和完整的复杂电子数字系统之间（ 例如CPU ） 什么是Verilog HDL? (cont.) Verilog HDL 语言具有下述描述能力： • 设计的行为特性、设计的数据流特性、设计的结构组 成以及包含响应监控和设计验证方面的时延和波形产 生机制。 • 提供了编程语言接口（PLI ），通过该接口可以在模 拟、验证期间从设计外部访问设计，包括模拟的具体 控制和运行。 • 支持多个设计层次的混合层次建模 更重要的是... Verilog HDL语言与C语言很相似，从C语 言中继承了多种操作符和结构，其核心子 集非常易于学习和使用－－而这对大多数 建模应用来说这已经足够。 Verilog HDL 的历史  最初是于1 9 8 3年由Gateway Design Automation 公司（后被Cadence Design Systems公司收购）为其模拟器产品开发的硬件建模语言。那时它 只是一种专用语言，由于他们的模拟、仿真器产品的广泛使用，Verilog HDL 作为一种便于使用且实用的语言逐渐为众多设计者所接受。  Verilog HDL语言于1 9 9 0年被推向公众领域。Open Verilog International （O V I ）是促进Ve r i l o g发展的国际性组织，1 9 9 2年， O V I决定致力 于推广Verilog OVI标准成为I E E E标准。这一努力最后获得成功， Verilog 语言于1 9 9 5年成为I E E E标准，称为IEEE Std1 3 6 4 －1 9 9 5。 完整的标准在Ve r i l o g硬件描述语言参考手册中有详细描述。 提纲  什么是Verilog HDL?  Verilog HDL vs. VHDL  Verilog HDL语法  设计描述层次  设计的测试与验证  可综合的设计  有限状态机（FSM)  一个除法器的设计实例  常用仿真器和综合软件  网络资源 Verilog HDL vs. VHDL  Verilog HDL 和VHDL 都是用于逻辑设计的硬件描述语言并且都已成为 IEEE 标准。VHDL 是在1987 年成为IEEE 标准，Verilog HDL 则在1995 年才正式成为IEEE 标准。  Verilo