FPGA 思考记v1,黑金教程.pdf

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FPGA 思考记v1,黑金教程

爱心广告: 你1秒钟真的可以拯救一个人,让爱传满天下 首先声明笔者不是什么5元仔,这个广告是笔者的爱心喷发而已。 你知道吗?在非洲北边的某个地区,每一秒都有许许多多的人正在挨饿,每一天至少有 一位儿童死于营养不足。你的一次点击就能让某位穷人得到1.1杯食物。当然你可以不 相信有这样的链接或者是骗点击什么的。事实上这个网站确实是帮穷人得1.1杯食物在 运行着,只要你点进去按下中间的黄色按钮,就会出来个介绍各种商品的网页(无病毒), 同时也会有人因为您的一点而得到1.1杯食物,食物是由商家提拱的但爱心却是您献出 的。如果你觉得笔者真的是5元仔,你不妨可以在网上查一下是真与否。 看到这本笔记的朋友多数都是读电子,或者干电子这一行的,管你穷学生还是穷工人, 只要能上网,只要花出一秒种就可以了。人生在世,不然你是LED 也好,灯泡也好, 荧光灯也好,最重要就是要懂得用自身的光去照耀别人,光的强度都是其次。 最后祝福您,也祝您心想事成。 链接: /clickToGive/home.faces?siteId=1link=ctg_ths_home_from_t hs_thankyou_sitenav 前言: 为了让读者更加理解笔者到底在想甚么?由此,笔者决定写下这本和技术无关的《FPGA 思考记》。《FPGA思考记》如字面上的意思,它记录了笔者一路以来对FPGA的思考, 还有各种奇怪的理解和看法。这本笔记也有“顶层”的作用,可以让读者在高处有俯视 般的理解,终究笔者到底用甚么想法去编辑每一本笔记。 这个本笔记会随着学习的长久而逐渐成长,总之前言就先这样吧。 目录 第一章:非正规的世界观 (VerilogHDL 那些事儿-世界观) 1.1 正规和非正规 1.2 建模技巧 1.3 理想时序 1.4 整合技巧 1.5 小谈静态时序分析 1.6 总结 小故事之一: 小时候,妈妈曾带我们几个兄弟姐妹爬升旗山,那是槟城第一高峰(实际上也没有那么 高)。我们几个兄弟姐妹一边爬一边问妈妈:“要到了吗?”,妈妈却回答:“要到了!要 到了”,我们途中我们不停重温同样的问题,然而妈妈也同样的回复:“要到了!要到了”。 断断续续的歇息和缓慢前进,让我们家人充分享受大自然之余还有温暖的天伦之乐。我 们就这样被妈妈半骗半卖似地送到升旗山的山顶,过后妈妈用雪糕向我们兄弟姐妹赔 罪。 这是小时候的有趣经历,如今却是笔者学习的心境,所谓学习应是夹杂模糊目标的情况, 如此才能从中慢慢吸收和体会。相反的,如果学习有清晰目标,只会激起忙冲的情绪, 一路走马看花,关键知识又何充分吸收呢?结果只会加深对学习的抗拒感。龟兔赛跑的 故事也告诉我们,兔子虽然跑得快却跑不远;乌龟虽然走得慢,但是却走的远,终究是 快好还是慢好?在此,笔者也了解到,在学习的路上一定会出现妈妈的角色,命运就是 奇怪 ... 周杰伦唱过“听妈妈的话吧,晚点再恋爱吧 ...” 第一章:非正规的世界观 第一章:非正规的世界观 第第一一章章::非非正正规规的的世世界界观观 1.1 正规和非正规 《VerilogHDL 那些事儿》一开始就以“非正规”的绝对线将自己和正规分清界限,那 么什么是正规,什么又是非正规呢?答案很简单,所谓的非正规就是按照笔者的野性直 觉,随着妄想和实验整顿出来的方法;然而正规是指专业书惯例的方法。那么问题来了 “如果要我选择,我该选择哪个呢?” 笔者始终认为人有两种,一种谋略型,一种是直觉型,前者和后者没有优劣之分,各有 各好,不相伯仲。谋略型的人凡事按照规矩,然后以全局的衡量来完成事情,相反直觉 型的家伙不安规矩,总是依赖本能的衡量来完成事情。笔者则是直觉型的家伙,所以笔 者无法融入“正经”的行事里。 图1.1 正规的开发流程图 专业的参考书常说“正规的FPGA开发流程类似图1.1”,当我们这些懦弱的鸭子听到“正 规”还有“FPGA开发”等专业的名字,蛋蛋就会一揪,憋到说不出话来,结果吓着了。 正规常说,设计用HDL的综合语言,仿真用HDL的验证语言,直到求出预期的结果为 止,设计和仿真的步骤就会不停重复。当得出结果,就会进入“静态时序分析”最后的 步骤。 吓坏的鸭子在心里嘀咕着“要学习HDL 综合语言,要学习HDL 的验证语言,要学习 Quartus 工具,要学习Modelsim工具,要学习静态时序分析的概念,要学习TimeQuest 工具”... 最后会不小心“哇一声”双脚伸直,然后一命呜呼。看!正规是不是很恐怖? 正规的流程最最致命的特点就是将整个过程划分出各种平台。 在笔者眼里“谋略型”还有“正规”都

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