SOC芯片可测试设计规范.pdf

下载文档 降价啦

26
0
约2.08万字
约 19页
2017-09-17 发布于湖北
举报
版权申诉
保障服务

SOC芯片可测试设计规范.pdf

1、本文档共19页，可阅读全部内容。
2、有哪些信誉好的足球投注网站（book118）网站文档一经付费（服务费），不意味着购买了该文档的版权，仅供个人/单位学习、研究之用，不得用于商业用途，未经授权，严禁复制、发行、汇编、翻译或者网络传播等，侵权必究。
3、本站所有内容均由合作方或网友上传，本站不对文档的完整性、权威性及其观点立场正确性做任何保证或承诺！文档内容仅供研究参考，付费前请自行鉴别。如您付费，意味着您自己接受本站规则且自行承担风险，本站不退款、不进行额外附加服务；查看《如何避免下载的几个坑》。如果您已付费下载过本站文档，您可以点击这里二次下载。
4、如文档侵犯商业秘密、侵犯著作权、侵犯人身权等，请点击“版权申诉”（推荐），也可以打举报电话：400-050-0827(电话支持时间：9:00-18:30)。

SOC芯片可测试设计规范

SOC芯片项目组 SOC 芯片可测试性设计规范 SOC 项目组 Version 3.0 2005-03 Page 1 of 19 SOC芯片项目组目录一、基于扫描链的数字电路可测性设计规则 4 二、存储器的可测性设计规则 12 三、低功耗的可测试设计规则 16 一）数字逻辑部分的低功耗扫描电路设计规则 16 二）嵌入式存储器的低功耗可测试性设计 18 Page 2 of 19 SOC芯片项目组 Revision Table Revision Date Contents of Modification Editor 2005-03-04 基本形成数字逻辑、内存可测试性设计规范郑朝霞邹连英 2005-03-10 增加 BIST 控制器邹连英 2005-03-15 增加低功耗可测试性设计规则部分陈朝阳 Page 3 of 19 SOC芯片项目组一、基于扫描链的数字电路可测性设计规则数字核通常采用基于扫描链的可测性设计方法。如图 1 示，基于扫描链的设计就是将电路中的普通触发器替换为具有扫描功能的扫描触发器，并将这些扫描触发器连接起来形成扫描链的一种设计方法，包括两个过程即扫描触发器替换过程和扫描链的连接过程。为了使所设计出的数字核能够顺利进行最终的自动测试（ATPG ），需要在设计过程中遵循一定的可测性设计规则。 D Q 组合逻辑 D Q DFF DFF CLK CLK （a ）没有扫描链设计 Q D Q D 组合逻辑 SI SI SDFF SDFF SE Q SE Q CLK CLK （b ）增加扫描链设计图 1 扫描链链接示意图 • 避免内部生成时钟如果一个设计中包含内部生成的时钟，则会大大降低整个电路的测试覆盖率，这是