基于FPGA现并口EPP协议.PDFVIP

基于 FPGA 实现并口 EPP 协议 xdkui QQ:2236068 Email:xdkui@163.com 用 FPGA 做图像处理算法时，经常需要传输大数据量的图像数据到 FPGA 或者从 FPGA 到 PC。这样就需要简单快速的传输方法。单片机常用串口，但速度有限。并口是 PC 机基本配 置，传输速度相对较快。且 EPP 协议时序比较简单，故本文基于 FPGA 用 Verilog HDL 实现 并口 EPP 协议，与 PC 机通讯。 并口SPP，EPP，ECP3种模式，具体区别就不说了。选用EPP模式。其特性，时序及PC机 端的IO端口地址见附件里的资料（Interfacing the Enhanced Parallel Port）。下面为用 有限状态机实现的EPP协议（epp.v）： module EPP (EPP_Write0,EPP_Data,EPP_Interrupt,EPP_Wait,EPP_DataStrobe0,EPP_Reset0,EPP_Addr essStrobe0,,clk24,rst,led); //EPP interface signals input EPP_Write0; inout [7:0] EPP_Data; output EPP_Interrupt; output EPP_Wait; input EPP_DataStrobe0; input EPP_Reset0; input EPP_AddressStrobe0; // input clk24; input rst; output led; /******************** module regs define ***************************/ //regs related to EPP reg EPP_Interrupt,EPP_Wait; reg EPP_Write,EPP_DataStrobe,EPP_AddressStrobe,EPP_Reset; reg [7:0] epp_dataout,epp_datain; //internal regs reg led; reg [2:0] epp_state; reg [7:0] cmd;//from epp address write /********************** module constant define *****************/ //parameters EPP state parameter EPP_IDLE=3b000,EPP_WAIT_ADDRREAD=3b001,EPP_WAIT_ADDRWRITE=3b010, EPP_WAIT_DATAREAD=3b011,EPP_WAIT_DATAWRITE=3b100; /********************* module internal logic ******************/ //并口输入进来的信号，需要同步。加入锁存器 always @ (posedge clk24) begin if(!rst) EPP_Write=1; else EPP_Write=EPP_Write0; end always @ (posedge clk24) begin if(!rst) EPP_DataStrobe=1; else EPP_DataStrobe=EPP_DataStrobe0; end always @ (posedge clk24) begin if(!rst) EPP_AddressStrobe=1; else EPP_AddressStrobe=EPP_AddressStrobe0;