数字信号处理附录B.pdf

附录B VHDL和Verilog编码 但是，到目前为止有两套 HDL 语言正在流行。美国西海岸和亚洲倾向于使用 Verilog 语言，而美国东海岸和欧洲使用得更多的是 VHDL 语言。对于用 FPGA 进行数字信号处理， 这两种语言都非常适用，但在过去 VHDL 的一些示例更容易阅读一些，因为它支持 IEEE VHDL 1076-1987 和 1076-1993 标准中的有符号运算和乘/ 除运算。但这种差异已经随着 Verilog IEEE 标准 1364-2001 的引入而消失，Verilog 就包括有符号运算。其他的约束条件 可能包括个人的偏好、EDA 库和工具的可用性、数据类型、可读性、性能，以及用 PLI 对语言进行扩展，还有就是商业、交易额和市场问题等。查阅 Smith 先生的著作[3]就可以 看到详细的比较。工具提供商宣称目前对两种语言都给予支持。 因此使用可以很容易转换成这两种语言的 HDL 代码就是一种非常好的办法。当命名 变量、标签、常数和用户类型等时，在 HDL 代码中需要注意的一条重要规则就是要避免 使用两种语言的关键字。IEEE 标准 VHDL 1076-1987 使用了 77 个关键字，而 VHDL 1076-1993 中增加了 19 个关键字(请参阅 VHDL 1076-1993 的语言参考手册第 179 页) 。 1076-1993 中新增的关键字有： GROUP, IMPURE, INERTIAL, LITERAL, POSTPONED, PURE, REJECT, ROL, ROR, SHARED, SLA, SLL, SRA, SRL, UNAFFECTED, XNOR 但是这些关键字在 MaxPlus II 和 Quartus II 的编辑器中都没有突出显示。IEEE 标准 Verilog 1364-1995 有 102 个关键字(请参阅语言参考手册第 604 页) 。两种语言加起来共有 201 个关键字，其中包括 19 个共用的关键字。表 B-1 以大写字母的形式列出了 VHDL 1076-1993 的关键字，而 Verilog 1364-2001 的关键字是以小写字母表示的，而共用的关键 字则是以首字母大写的形式表示的。Verilog 1076-2001 的新关键字如下： automatic, cell, config, design, endconfig, endgenerate, generate, genvar, incdir, include, instance, liblist, library, localparam, noshowcancelled, pulsestyle_onevent, pulsestyle_ondetect, showcancelled, signed, unsigned, use E70 数字信号处理的 FPGA 实现(第 3 版) 表B-1 VHDL 1076-1993 和Verilog 1364-2001 的关键字 ABS EXIT notif1 SIGNAL ACCESS FILE NULL signed AFTER For OF SLA ALIAS force ON SLL ALL