Ch7_数字逻辑电路的时序分析.pdf

哈尔滨理工大学 Harbin University of Science and Technology 硬件描述语言 Hardware Description Language 同步逻辑电路的时序分析 Timing Analysis for Synchronous Circuits 主要内容 7.1 引言 7.2 Verilog HDL抽象层次 7.3 同步时序电路的时序分析方法 7.4 组合逻辑的传播延迟 7.5 时序逻辑电路的传播延迟 7.6 提高电路的最高工作频率 7.7 改进电路的建立时间和保持时间 7.8 本章小结 重点和难点 重点 − 同步时序逻辑电路的时序分析原理和方法； − 数字逻辑电路最高工作频率的确定方法； − 建立时间和保持时间。 难点 − 组合逻辑、时序逻辑电路延迟路径的确定； − 建立时间和保持时间调整。 学习目标 (1) 掌握同步逻辑电路时序分析的原理和方法； (2) 掌握逻辑电路最高工作频率的计算方法； (3) 熟悉建立时间和保持时间概念及其调整方法； 7.1 引言 • 行为级和RTL级功能仿真并不考虑电路器件的任何延迟信息， 其目的只是验证电路的功能是否正确，并不会验证设计是否 满足时序约束，也不会验证设计是否满足性能要求(最高工作 频率等)。综合工具会对设计进行简单的时序分析，但是因为 综合工具无法获取电路真实延时信息，只能根据预先定义的 模型估计的电路的时序参数，所以综合工具进行的时序分析 的准确性受到很大限制。 • 随着EDA技术的发展，目前会有许多的专门的时序分析工具 （quartus软件中timequest ，linux版本的primetime时序分析 软件）用于数字电路的时序分析。时序分析软件自动对电路 进行时序分析，并给出时序分析的详细报表。 2016/5/26 7.2 Verilog HDL的抽象层次 • 系统划分为不同的抽象层次进行管理是设计复杂数字系统的 有效方法。 通常一个数字系统设计任务会包含大量的数据以及信息，但并不是每 个设计步骤(任务)都需要所有全部这些数据和信息，也就是说，数字系 统设计的某些步骤只需要一部分的数据和信息。有必要对设计任务进行 抽象(abstraction)，针对具体设计任务提供全部设计数据中必要的数据 和信息。抽象的目的是减少设计过程需要管理的数据和信息的。抽象层 次较高的模型只包含绝大多数的关键信息(设计功能)。抽象层次较低的 模型则需要包含电路的更多细节，而对于电路实现的功能则无需考虑。 尽管低抽象层次模型更为复杂，但是低抽象层次模型更准确也更接近于 实际电路。 实际设计往往从抽象级别较高的模型开始，并将精力集中于设计的一些 关键特征(输入输出映射关系)。 2016/5/26 7.2 Verilog HDL的抽象层次 • 通常情况下，可以将整个系统描述划分系统级、寄 存器传输级、门级和开关级等不同的抽象层次。其 中门级和开关级属于结构级设计，其余属于行为级 描述。 • 抽象层次的划分与设计过程中采用的基本单元 (building block)有关。 晶体管级描述的基本单元是晶体管，而门级描述的基本单元 为逻辑门，寄存器传输级设计的基本单元为功能模块 (functions module)。 2016/5/26 • 设计者可以从行为、结构以及物理实现三个角度描述整个设 计，而每个角度可以从不同的抽象层次进行描述。 • 将设计角度和抽象层次结合在一起，就会得到了著名Y-chart 图，在Y-chart 图中，每个轴表示一个设计角度，每个轴上， 从中心向外抽象层次逐渐提高。