CPU整体结构以及各模块详解.pdf

五级流水结构总体框架介绍 该处理器设计基于MIPS64位架构，采用经典的MIPS五级流水结构，其总 1 体结构设计如图 所示。 图1 五级流水线架构 5 6 该流水结构共划分为 级流水，初步定义需要拟定 个大模块。各模块名称 1 和功能如表 所示。 表1 各模块列表 模块 功能 IF 取指 DE 译码 EX 执行 MEM 访存 WB 写回 Control_bus 外设 除此之外，在设计中还要涉及三个存储的部分 （即结构中的绿色标明的部 分），其中一个用于存储指令，即ins_rom，另外一个用于存储数据，即data_ram， 第三个就是寄存器堆reg_file （包含32个通用寄存器），我们将其放置在DE 阶 段。在结构中，目前外设的作用主要是用于在访存阶段流水线中出现往特殊地址 存储数据的操作，在之后的Control_bus部分会有具体的介绍。 以下对该设计的各个模块进行具体分析。 1 IF 1.1模块端口 1.2输入输出列表 端口 位宽 意义 clk 1 时钟信号 输入 rst_n 1 复位信号 BJ_bus 65 跳转类指令的有效信号和目标地址 stall 1 流水寄存器堵塞信号 输出 ins_o 32 从指令内存中取出的指令码 pc 64 指令地址 内部变量 变量名称 位宽 意义 pc_next 64 pc 的临时变量，由逻辑 产生，在clk上升沿来临 通过流水寄存器传出去 instr[(CODE_MEM_SIZE-1):0] CODE_MEM_SIZE 寄存器变量类型的指令 内存数组，通过读文件的 形式初始化 1.3模块实现流程图 将要运行的指令存放在code_rom文件中，初始化时读取文件到指令内存。 指令码是32位的，内存按字节存储，所以相邻指令的pc地址相差4。根据当前 pc 向指令内存中取指令。模块的输入stall来自译码模块的输出，用于判断流 水线是否需要堵（由于流水线的数据冲突），如果stall为1，则将上一周期的 pc赋给当前pc，否则再判断BJ_valid。模块的输入BJ_bus来自执行模块的输 出，包含跳转标志位BJ_valid和跳转pc地址，判断BJ_valid，如果为1，则当 前pc为BJ_pc，如果为0，则