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实验一：QUARTUS II 软件使用及组合电路设计仿真 实验目的： 学习QUARTUS II 软件的使用，掌握软件工程的建立、VHDL 源文件的设 计和波形仿真等基本内容； 实验内容： 1. 四选一多路选择器的设计 首先利用Quartus Ⅱ完成4 选1 多路选择器的文本编辑输入(mux41a.vhd)和仿真测 试等步骤，给出仿真波形。 步骤： （1） 建立工作库文件夹和编辑设计文件； （2 ） 创建工程； （3 ） 编译前设置； （4 ） 全程编译； （5 ） 时序仿真； （6 ） 应用RTL 电路图观测器（可选择） 2. 七段译码器程序设计仿真 2．1 原理：7段数码是纯组合电路，通常的小规模专用IC，如74或4000 系 列的器件只能作十进制BCD 码译码，然而数字系统中的数据处理和运算都是2 进制的，所以输出表达都是16进制的，为了满足16进制数的译码显示，最方 便的方法就是利用VHDL 译码程序在FPGA 或CPLD 中实现。本项实验很容易实 现这一目的。例1 作为7 段BCD 码译码器的设计，输出信号LED7S 的7 位分别 接如实验图1 数码管的7 个段，高位在左，低位在右。例如当LED7S 输出为 0010010 时，数码管的7 个段：g 、f 、e 、d 、c、b 、a 分别接0 、0 、1、0 、0 、1、 0 ，实验中的数码管为共阳极的，接有低电平的段发亮，于是数码管显示“5 ”。 实验图1 数码管及其电路 2 ．2 实验内容 参考后面的七段译码器程序，在QUARTUS II上对以下程序进行编辑、编 译、综合、适配、仿真，给出其所有信号的时序仿真波形。 （提示：①直接拷贝程序可能有错，需要根据编译结果修改；②用输入总线的方 式给出输入信号仿真数据）。 试验结果及分析： 1、四选一多路选择器的设计 (1)代码设计： LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; entity mux41 is port ( -- Input ports a: IN STD_LOGIC; b: IN STD_LOGIC; c: IN STD_LOGIC; d: IN STD_LOGIC; s: in STD_LOGIC_VECTOR(1 DOWNTO 0); y: out STD_LOGIC ); end mux41; architecture one of mux41 is begin PROCESS (a,b,c,d,s) BEGIN IF s = 00 THEN y = a ; ELSIF s=01 THEN y= b ; ELSIF s=10 THEN y= c ; ELSIF s=11 THEN y= d ; END IF; END PROCESS; end one; (2)编译报告 (3)功能仿真波形图 (4)结果分析 如上“功能仿真波形图”所示，仿真结果与程序设计要求完全符合。地址向 量s 确定选择的输入端，然后被选定的输入端输入的逻辑值被输出。 2、七段译码器程序设计仿真 (1)代码设计： LIBRARY IEEE ; USE IEEE.STD_LOGIC_1164.ALL ; entity DecL7s is port ( A : in STD_LOGIC_VECTOR(3 DOWNTO 0);