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FPGA 时序优化方法 1 课程安排 • 时序收敛流程 • 如何解决FPGA 中存在的时序问题 • 通过FPGA设计工具进行时序优化 • 实例 2 课程安排 • 时序收敛流程 • 如何解决FPGA 中存在的时序问题 • 通过FPGA设计工具进行时序优化 • 实例 3 成功的FPGA 设计 设计完成后，如何判断一个成功的设计？ • 设计是否满足面积要求是否能在选定的器件中实现； 通常资源占用率不要超过85%。 • 设计是否满足性能要求能否达到要求的工作频率。 • 管脚定义是否满足要求信号名、位置、电平标准及数 据 流方向等。 4 面积报告 如何判断设计适合所选芯片？ • 所选芯片是否有足够的资源容纳更多的逻辑？如果有，有多少？M emory资源有多少BITS? • 如果适合所选芯片, 能否完全成功布通? 手段：查看 Map Report 或者 Place Route Report 5 时序收敛流程  Project Navigator 产生两种时序报告： Post-Map Static Timing Report Post-Place Route Static Timing Report  时序报告包含没有满足时序要求的详细路径的描述，用于 分析判断时序要求没有得到满足的原因。  Timing Analyzer用于建立和阅读时序报告。 时序收敛流程 7 时序收敛流程 性能突破重点在三步： 1. 充分利用IP资源  DSP48, PowerPC processor, EMAC ，SDR/DDR Controller FIFO, block RAM等等。 2. 具有良好的代码风格  Use synchronous design methodology  Ensure the code is written optimally for critical paths  Pipeline 3. 充分利用synthesis工具和Place Route工具参数选择  Try different optimization techniques  Add critical timing constraints in synthesis  Apply full and correct constraints  Use High effort 8 流水线操作 • 流水线技术几乎是最常用的提供系统工作速率的强 有力手段。 • 它是面积换取速度思想的又一种具体体现。 输入信号 节拍1 节拍2 节拍3 输出信号 输出选择器 节拍1 节拍2 节拍3 节拍1 节拍2 节拍3