QuartusII软件使用说明.pdf

第二章 Quartus II 的使用 2.1 Quartus II 概述 Quartus II 是Altera 公司继MAX ＋PLUS II 后，所提供的FPGA/CPLD 开发集成环境， 主要针对本公司新器件和大规模FPGA 的开发。Quartus II 提供一个容易适应特定设计所需 要的完整的多平台设计环境。它不仅包括FPGA/CPLD 设计所有阶段的解决方案，而且也提 供可编程片上系统（SOPC）设计的综合性环境。Quartus II 除了保留有MAX ＋PLUS II 的特 色外，也可以利用第三方的综合工具，如Synopsys、NativeLink 、仿真工具ModelSim 等。 2.1.1 设计的主要环节 Quartus II 可以使设计者完成设计输入、分析与综合、仿真、布局布线、时序分析及编 程下载等工作。下图显示了使用Quartus II 进行设计的各主要环节。 设计输入 分析与综合 功能仿真 全编译 布局布线 时序分析 时序仿真 引脚锁定 及下载 图2.1.1 Quartus II 进行设计的主要环节 这几个环节分别介绍如下： 1. 设计输入 设计输入包括图形输入和硬件描述语言（HDL ）文本输入两大类型。本次实验中主要用 到其中的原理图输入和VHDL 输入两种方式。HDL 设计方式是现今设计大规模数字集成电 路的常用形式，除IEEE 标准中VHDL 与Verilog HDL 两种形式外，还有各自FPGA 厂家推 出的专用语言，如Quartus II 下的AHDL 。HDL 语言描述在状态机、控制逻辑、总线功能方 面较强；而原理图输入在顶层设计、数据通路逻辑等方面具有图形化强、功能明确等特点。 Quartus II 支持层次化设计，可以在一个新的输入编辑环境中调用不同输入设计方式完成的 模块，从而完成混合输入设计以发挥二者各自特色。 21 2. 分析与综合 在完成设计输入之后，即可对其进行分析与综合。其中先进行语法的分析与校正，然后 依据逻辑设计的描述和各种约束条件进行编译、优化、转换和综合。最终获得门级电路甚至 更底层的电路描述网表文件。因此，综合就是将电路的高级语言（如行为描述）转换成低级 的，可与FPGA/CPLD 的基本结构相映射的网表文件或程序。既可以使用Quartus II 中的综 合器来分析设计文件和建立工程数据库，也可使用其他EDA 综合工具综合设计文件，然后 产生与Quartus II 软件配合使用的网表文件。 3. 仿真 仿真包括功能仿真和时序仿真。进行功能仿真，即直接对VHDL、原理图描述或其他描 述形式的逻辑功能进行测试模拟，以了解其实现的功能否满足原设计的要求，仿真过程没有 加入时序信息，不涉及具体器件的硬件特性。而时序仿真接近真实器件运行特性的仿真，仿 真精度高。Quartus II 可以通过建立和编辑波形文件，来执行仿真波形的模拟分析。 4. 布局布线 若功能仿真结果满足逻辑设计，则可执行布局布线。它的目的是将综合后产生的网表文 件配置于指定的目标器件中，使之产生最终的下载文件。在Quartus II 中，是使用由综合中 建立的数据库，将工程的逻辑和时序要求与器件的可用资源相匹配。它将每个逻辑功能分配 给最好的逻辑单元位置，进行布线和时序，并选择相应的互连路径和引脚分配。 5. 时序分析 Quartus II 中的时序分析功能可以分析设计中所有逻辑的性能，并协助引导适配器满足 设计中的时序分析要求。还可以进行最少的时序分析，报告最佳情况时序结果，验证驱动芯 片外信号的时钟至管脚延时。 6. 引脚锁定及下载 为了对设计工程进行硬件测试，应将其输入输出信号锁定在芯片确定的引脚上。最后是 将下载或配置文件通过编程电缆向FPGA 或