以fpga为基础的面积modulo2±1之改良式布斯编码乘法器fpga.pdf

第十五屆離島資訊技術與應用研討會 n 以FPGA 為基礎的省面積 Modulo (2 ±1)之改良式布斯編碼乘法器 FPGA-Based Area-Efficient Modulo (2n±1) Multiplier Using Modified Booth Encoder 鄭宇閔 1 、郭昭宗 2 1,2 國立金門大學電子工程學系 1 2 min 、ctkuo@.tw 2通訊作者 摘要 出了改良式布斯編碼（Modified Booth Encoding ）， n 此方法只需要按照真值表結果即可得到輸出值的 以Modulo (2 ±1)為基礎的餘數運算系統常應 用於數位濾波器、數位訊號處理器及密碼學上。在 正負值與倍數。在輸入輸出值的範圍方面，傳統的 本篇論文中，將提出以 FPGA 為基礎的省面積 Diminished-1 方法為｛0, 2n-1 ｝，而Weighted 、布斯 n Modulo(2n±1)之改良式布斯編碼乘法器架構。在硬 編碼 (BE)與改良式布斯編碼(MBE)為｛0, 2 ｝。 體面積及延遲時間的比較，本論文所提出的架構優 本論文是提出一新型的以 FPGA 為基礎的省 於其他文獻 [11]的方法。比傳統個別 modulo 面積 Modulo(2n±1)之改良式布斯編碼乘法器，在本 (28 8 篇論文中，改良式布斯編碼是在 1的補數 -1)[9]及 modulo (2 +1)[14]相較，本論文所提的 架構面積約可節省 25.28%硬體面積。同時本論文 （1’Complement）系統下呈現，相較於原本2的補 架構之硬體面積及延遲時間模擬和實作驗證是使 數（ 2’Complement ）系統，1的補數系統較快於 2 用 Xilinx FPGA Spartan 3E 來完成。 的補數系統，因比更能節省硬體面積。 本論文的架構如下第二節將介紹餘數系統與: 關鍵詞：改良式布斯編碼、餘數運算、乘法器、 文獻探討，本論文所提以 FPGA 為基礎的省面積 布斯編碼。 餘數運算 (2n±1)之改良式布斯編碼乘法器架構將 在第三節提出，實驗結果與比較將在第四節討論， 一、前言 最後結論則在第五節提出。 n Modulo (2 ±1)可應用於包含以餘數運算   （Residue Number System ，RNS ）為基礎的密碼學 二、餘數系統文獻探討 (Cryptography) 、數位訊號處理器（Digital Signal n