一种超大型积体电路中同步电路时刻偏移量排程与最佳化设计的方法.pdf

【19】中華民國　　　　　　【12】專利公報　（B ） 【11】證書號數：I328351 【45 】公告日：中華民國99 (2010) 年08 月01 日 【51】Int. Cl. ： H03L7/00 (2006.01) H03K5/00 (2006.01) 發明　　　　　全 13 頁　 【54】名　　稱：一種超大型積體電路中同步電路時刻偏移量排程與最佳化設計的方法 【21 】申請案號：095128111 【22 】申請日：中華民國95 (2006) 年08 月01 日 【11】公開編號：200640143 【43 】公開日期：中華民國95 (2006) 年 11 月16 日 【72】發明人： 張兆凱 (TW) ；朱家齊 (TW) CHU, CHIA CHI ；馮武雄 (TW) FENG, WU SHIUNG 【71】申請人： 長庚大學 CHANG GUNG UNIVERSITY 桃園縣龜山鄉文化一路259 號 【56】參考文獻： IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS, VOL. 15, NO. 9 SEPTEMBER 1996 High-Speed Clock Network Sizing Optimization Based on Distributed RC and Lossy RLC Interconnect Models IEEE TRANSACTIONS ON COMPUTER-AIDED DESIGN OF INTEGRATED CIRCUITS AND SYSTEMS, VOL. 15, NO. 9 SEPTEMBER 1996 Delay insertion method in clock skew scheduling [57]申請專利範圍 1.　一種超大型積體電路中同步電路時刻偏移量排程與最佳化設計的方法，其步驟包括：步 驟一，讀入測試電路：先將欲測試之電路讀入該程式中；步驟二，建立電路模型：對電 路做預先處理及相關分析；步驟三，建立最小擴張樹；步驟四，建立矩陣M ＝B ×Bt ； 步驟五，計算拉格朗基乘數：使用共軛梯度演算法計算拉格朗基乘數；步驟六，計算時 脈偏移的可行解；步驟七，輸出結果。 2.　如申請專利範圍第 1 項所述之一種超大型積體電路中同步電路時刻偏移量排程與最佳化 設計的方法，其中該最小擴張樹，需配合深度優先搜尋法，可以有效率的建構出電路中 所有的迴圈，這些迴圈的集合即是B 矩陣： 當B 矩陣建構完成後，即可進行二次 方程式規劃的問題。 3.　如申請專利範圍第 1 項所述之一種超大型積體電路中同步電路時刻偏移量排程與最佳化 －1 設計的方法 ，其中該共軛梯度演算法係以疊代的方式 ，求得拉格朗基乘數λ ＝2M Bg ， 其中疊代的停止條件為餘數誤差(Residual Error)夠小時，即產生一組運算結果。Ax ＝b 的數學問題中，餘數誤差為前一組x 值和新的一組x 之間誤差的總合，餘數誤差夠小即 表示，利用共軛梯度演算法計算出來的x 值已幾乎接近正確的x 值，因此疊代即可停止。 - 3815 - (2) 4.　如申請專利範圍第 1 項所述之一種超大型積體電路中同步電路時刻偏移量排程與最佳化 設計的方法，其中該步驟二之對電路做預先處理及相關分析，為電路模型建立。 5.　如申請專利範圍第 1 項所述之一種超大型積體電