使用veriloghdl语言设计以下功能要求.pdf

内容 •VERILOG HDL 简介 •VERILOG HDL语言基础 为什么使用HDL •使用HDL描述设计具有下列优点： •设计在高层次进行，与具体实现无关 •设计开发更加容易 •早在设计期间就能发现问题 •能够自动的将高级描述映射到具体工艺实现 •在具体实现时才做出某些决定 •HDL具有更大的灵活性 •可重用 •可以选择工具及生产厂 •HDL能够利用先进的软件 •更快的输入 •易于管理 VERILOG 的历史 •VERILOG HDL 是在1983年由GDA(GATEWAY DESIGN AUTOMATION)公司的PHIL MOORBY所创。PHI MOORBY后来成为VERILOG-XL 的主要设计者和 CADENCE公司的第一个合伙人。 •在1984~1985年间，MOORBY设计出了第一个VERILOG-XL 的仿真器。 •1986年，MOORBY提出了用于快速门级仿真的XL算法。 •1990年，CADENCE公司收购了GDA公司 •1991年，CADENCE公司公开发表VERILOG语言，成立了OVI(OPEN VERILOG INTERNATIONAL)组织来负责VERILOG HDL语言的发展。 •1995年制定了VERILOG HDL 的IEEE标准，即IEEE1364。 Verilog HDL 的发展历史和未来 VERILOG HDL和VHDL 的比较 •这两种语言都是用于数字电子系统设计的硬件描述语言，而且都已经是IEEE 的 标准。VHDL 1987 年成为标准，而VERILOG 是1995 年才成为标准的。这个是因 为VHDL 是美国军方组织开发的，而VERILOG 是一个公司的私有财产转化而来的 。为什么VERILOG 能成为IEEE 标准呢？它一定有其优越性才行，所以说VERILOG 有更强的生命力。 两者共同的特点 1. 能形式化地抽象表示电路的行为和结构； 2. 支持逻辑设计中层次与范围地描述； 3. 可借用高级语言地精巧结构来简化电路行为和结构；具有电路仿真与验证 机制以保证设计的正确性； 4. 支持电路描述由高层到低层的综合转换； 5. 硬件描述和实现工艺无关； 6. 便于文档管理； 7. 易于理解和设计重用 两者各有特点 •一、VERILOG 自由，不需库文件。注释方便。有的语法很简练。用VERILOG 所写的代码，无论做功能仿真还是时序仿真都很方便。而不需工艺库。 •二、VHDL语法严谨，使用者不易出错，有多种语法结构方便编程VERILOG也 有许多不足。 1、VHDL 中的并行赋值对应于VERILOG 中的连续赋值，但VHDL条件赋值（ WHEN-ELSE ）和选择赋值（WTH-SELECT ）要强于VERILOG 中的“ ？：”。 2。VHDL 的CASE语句也比VERILOG要好。VERILOG只有形如“5B0XXXX”和“ ， ，，”。当然VERILOG 的CASE承认多种进制并存，这是他的长处。 3。VERILOG 的FOR 语句中，循环变量(如：I) ）必须声明，且多个FOR 语句 不能使用相同的循环变量名(只能用诸如I,J,K,L,M,N...)。 4 。VHDL 中的FOR-GENERATE ，尚未发现在VERILOG 中有对应语法。 两者各有特点 VERILOG HDL 推出已经有20 年了，拥有广泛的设计群体，成熟 的资源也比VHDL 丰富。VERILOG 更大的一个优势是：它非常容易 掌握，只要有C 语言的编程基础，通过比较短的时间，经过一些 实际的操作，可以在2 ～3 个月内掌握这种设计技术。而VHDL 设 计相对要难一点，这个是因为VHDL 不是很直观，需要有ADA 编程 基础，一般认为至少要半年以上的专业培训才能掌握。 目前版本的VERILOG HDL 和VHDL 在行为级抽象建模的覆盖面范 围方面有所不同。一般认为VERILOG 在系统级抽象方面要比VHDL 略差一些，而在门级开关电路描述方面要强的多。 • VERILOG工业界使用很普遍，VHDL教学上用的多 国外这个情况更是如此。现在大部分仿真器都支持VERILOG ，VHDL混合 仿真，至少他们宣传上是这样。如果你的设计规模不大，同时使用两种 语言