实现方案如下moduleaddbitabcisumco.ppt

第四阶段实验Verilog HDL简介 * * 1 Verilog描述的一般结构 2 Verilog HDL基础知识 3 设计举例 4 层次化设计方法举例 Verilog HDL PLI SDF Verilog HDL 是数字电子系统设计的一种硬件描述语言; 编程语言接口(PLI)是Verilog仿真器和一种编程语言（如C语言）之间路径和数据结构的接口; 标准延时格式(SDF：standard delay format)是模型反标延时信息用的文件格式。 (1) Verilog HDL的组成部分 1 Verilog描述的一般结构 Verilog程序由关键词module和endmodule进行定义。 module name (ports); port declarations data type declarations functionality timing specification endmodule Verilog HDL 大小写敏感 (2) Verilog程序的结构 Verilog程序的组成部分 endmodule module Name， port list， port declarations（if ports present） parameters（optional）， Declarations of wires, regs and other variables Data flow statements ( assign ) Always and initial blocks, All behavioral statements go in these blocks. Instantiation of lower level modules Tasks and functions 这5个组件的排列顺序是任意的，可以选择其中的一个或几个组件构成一个Verilog程序 module gate1(F,A,B,C,D); input A,B,C,D; output F; assign F=~(A B)|(B C D); endmodule 简单Verilog实例： 2 Verilog HDL基础知识 空白符：空格、TAB键、换行符及换页符 注释行：单行注释、多行注释 标识符取名规则： 必须是由字母或下划线开头，长度小1024字符 后续部分可以是字母、数字、下划线 以反斜杠“\”开头，以空白符结尾的任何字符序列 标识符区分大、小写 关键词：Verilog HDL 内部已使用的词。关键词都是小写。 四种逻辑状态： 高阻态 z或Z 不确定的逻辑状态 x或X 逻辑1、逻辑真、高电平 1 逻辑零、逻辑非、低电平 0 常量及其表示方法 三类常量：整数、实数、字符串 1.整数 基数格式表示： +/- 位宽基数符号按基数表示的数值 0~9, a~f, A~F, x, X, z, Z, ?, _ H or h 十六进制 0~9, _ D or d 十进制 0~7, x, X, z, Z, ?, _ O or o 八进制 0, 1, x, X, z, Z, ?, _ B or b 二进制 合法的表示值 基数符号 数制 2.实数 两种表示方法：十进制记数法 例：10.2 科学记数法 例：3.1e2 3.字符串：为两个双引号“ ”之间的字符， 字符串不允许跨行 变量的数据类型 1.连线类型（Net-type) 2.寄存器类型（ Register-type) 3.标量与矢量 标量：线宽只有一条的连线，位数只有一位的寄存器 矢量：线宽大于一条的连线，位数大于一位的寄存器 4.标量类矢量与矢量类矢量 标量类矢量：可以按位、或部分位赋值的矢量 矢量类矢量：不能按位、或部分位赋值的矢量，只 能作为一个统一的整体进行赋值 运算符（9类） ?: 条件运算符 { } 连接运算符 , 逻辑移位运算符 ==, !=, ===, !== 相等与全等运算符 , , =, = 关系运算符（双目） !, , || 逻辑运算符 , ~, |,~|, ^,^~ or ~^ 缩位运算符(单目） ~, , |, ^, ^~ or ~^ 位运算符 +, -, *, /, % 算术运算符 所含运算符 运算符分类 运算符的优先级 ！ ~ * / % + - = = == !=