理论知识复习题-Verilog HDL.pdfVIP

  理论知识复习题 基本概念 Verilog HDL 一、 判断题（将判断结果填入括号中。正确的填“√”，错误的填“×”）： 1. 硬件描述语言 HDL 的发展至今仅仅 10 多年历史，但成功地应用于设计的各个阶段： 建模、仿真、验证和综合等。                          （  ）  2. Verilog HDL 和 VHDL 都是用于逻辑设计的硬件描述语言，但只有VHDL 语言成为 IEEE 标准。                                  （  ）  3. Verilog 的模块由两部分组成，一部分描述接口，另一部分描述逻辑功能。    （  ）  级 4. Verilog 模块的端口定义时不可同时进行 I/O 说明。               （  ）  3 5. Verilog 模块的内容包括 I/O 说明、内部信号声明和功能定义。          （  ）  6. 在引用 Verilog 模块时，必须严格按照模块定义的端口顺序来连接，并且标明原模 块定义时规定的端口名。                          （  ）  用 7. Verilog HDL 中的标识符可以是任意组字母、数字、$符号和_(下划线）符号的组合， 但标识符的第一个字符必须是字母或者下划线。                （  ）  应 8. 在 Verilog HDL 语言中有两种形式的注释，“/**/ ”是指注释在本行结束，“// ”可 以扩展至多行注释。                            （  ）  9. Verilog HDL 中逻辑数值区分大小写，“0x1z ”和“0X1Z ”不同。         （  ）  式 10. 在 Verilog HDL 语言中有三类常量：整型、实数型、字符串型，下划线符号“_ ”可 以随意用在整数或实数中，没有限制。                    （  ）  入 11. 在 Verilog  HDL 语言中参数型常数经常用于定义延迟时间和变量宽度，在模块或实 例引用时，可通过参数传递改变在被引用模块或实例中已定义的参数。       （  ）  12. 在 Verilog HDL 语言中有两大类数据类型：线网类型、寄存器类型。        （  ）  嵌 13. 在Verilog HDL 语言中wire 型数据常用来表示以assign 关键字指定的组合逻辑信号， A Verilog 程序模块中输入、输出信号类型默认时自动定义为 wire 型。       （  ）  G 14. 在 Verilog HDL 语言中 reg 型数据常用来表示“always ”模块内的指定信号，常代表 P 触发器，在“always ”块内，被赋值的信号也可以是wire 型数据。        （  ）  15. 在 Verilog  HDL 语言中非阻塞赋值符“= ”与小于等于符