第3讲verilog-hdl的基本概念-read.doc

第 3 讲 Verilog-HDL的基本概念 3.1 与门的描述 ? 3.2 与非门的描述 ? 3.3 非门的描述 ? 3.4 或门的描述 ? 3.5 或非门的描述 ? 3.6 缓冲器的描述 ? 3.7 逻辑仿真与测试模块 3.1 与门的描述［To top］ 　　 让我们通过最简单的例子来认识一下Verilog-HDL的基本用法。　 　　(1)模块的定义　　用Verilog-HDL做数字电路描述，一开始所要做的就是模块(module)定义。所谓模块可以理解为是Verilog-HDL的基本描述单位。我们以图1为例来说明。这是一个二与门，设其模块名为[AND_G2],输入为[A]和[B]，输出为[F]。 图1 二与门模块定义 　　(2)模块 　　模块的结构如图2所示，module与endmodule总是成对出现的。此外，还有端口参数定义、寄存器定义、线网定义和行为功能调用及定义等。 图2 模块的结构 　　　我们用Verilog-HDL来描述图2，可以有如下两种描述方法。　　　例1 二与门逻辑电路的描述　　　/* AND_G2 */　　　module AND_G2 ( A, B, F );　　　input A, B; //输入端口定义　　　output F; 　//输出端口定义　　　　　and U1 ( F, A, B );　　　endmodule　　　或　　　/* AND_G2 */　　　module AND_G2 ( A, B, F );　　　input A, B; //输入端口定义　　　output F; 　//输出端口定义　　　　　assign F = A B;　　　endmodule　　　例1中的第一个例子称为门级描述方式(1)或结构级的建模,第二个例子称为数据流描述方式或数据流级的建模。对一个逻辑电路,用硬件描述语言对其进行描述，或者说对其用一个模型来说明，这个过程称为建模。　　(3)门级描述方式　　例2示出了一个门级描述方式的Verilog-HDL结构，这是一个二与门逻辑的实例。　　例2 门级描述方式　　语句1： /* AND_G2 */　　　　　　　　注释　　语句2： module AND_G2 (A, B, F);　　　　　　　　　　模块名 端口参数　　语句3： input A, B; //输入端口定义　　语句4： output F; //输出定义　　语句5： and U2 (F, A, B);　　　　　　　实例名　　语句6： endmodule　　语句1：注释行。注释语句要写在/*和*/之间，或在行后加//，如语句3和语句4。注释行不被编释，仅起注释作用。　　语句2：该语句中的AND_G2是所定义的模块名，模块名可用下划线_，但开始不可使用数字。如可以写成AND_G2，而不能写为2AND之类的形式。此外，模块名的字母可以是大写，也可以是小写，例如写为AND_G2或and_g2都可以，但AND_G2和and_g2不表示同一摸块。　　模块名后紧跟着的是端口参数，即括号所包含的部分，参数间以逗号，来区分。在此，对参数的顺序没有规定，先后自由。在端口参数行的最后要写入分号；，要注意在保留字（HDL中已规定使用的字被称为保留字，如module即为保留字。本例及全书中的保留字都用小写字母）与模块名之间要留有空格。　　语句3：描述了入口参数A和B，由保留字input说明，参数间以逗号，区分，行末写入分号；，该行的另一种描述形式可写为　　input A；　　input B；　　语句4：描述了出口参数F，以保留字output说明，行末写入；。　　端口参数的记述顺序不受限制，即可以是本例中的顺序，也可以是如下顺序：　　output F;　　input A,B;　　语句5：括号内是二与门的出口及入口参数，由于内置门实例语句规定其顺序必须是（输出，输入，输入）的形式，所以必须写成（F,A,B）的形式，最后以；结束该语句。在门级描述方式中，调用了Verilog-HDL所具有的内置门实例语句，例如语句5的and即为内置门实例语句。它调用AND逻辑功能。其之后的G1称为实例名。实例名在具有行为功能的描述行里也可以省略，即可将语句5表现为如下两种形式。注意内置门实例语句要与实例名之间留有空格。　　and G1（F,A,B）；　　and （F,A,B）；　　语句6：结束语句，与语句1的module相呼应，要写为endmodule的形式。注意行末不要加写分号；。　　以上讲述了门级描述方式。比较图1.2和例1.2的语法结构，我们可以初步理解端口定义和内置门实例语句的用法了。　　在Verilog-HDL中，属于内置门实例语