哈工大Verilog语言ppt.pdf

第10章Verilog 硬件描述语言实例 10.1 引言 什么是Verilog HDL 能够对数字逻辑电路的功能和结构进行描述 的一种高级编程语言 PLD/FPGA的设计开发语言 编写程序描述数字电路的功能与结构 描述电路的功能 描述电路的结构 表达具有并行性 Verilog HDL特点 符合C语言语法习惯 简单，容易上手，缩短培训时间，如果有数字 电子技术和C语言的基础，稍加学习即可编写 能实现的电路。 但也仅仅是语法上的相似而已 并发执行，多条语句可能同时执行，在硬件上， 实现不同功能的电路在同一时刻工作 具有时序的概念，硬件电路输入到输出存在延迟。 语法规则死，纠错仿真功能弱，错误信息不完 整，较C语言更难发现错误 Verilog HDL语言的描述风格 Verilog HDL语言的描述风格，或者说描述方式， 又可分为三类 行为型描述指对行为与功能进行描述，它只描述 行为特征，而没有涉及到用什么样的时序逻辑电 路来实现，因此是一种使用高级语言的方法，具 有很强的通用性和有效性。 数据流型描述指根据数据在寄存器之间的流动和 处理过程对电路进行描述。通过assign连续赋值 实现组合逻辑功能的描述。 结构型描述指描述实体连接的结构方式，它通常 通过实例进行描述，将Verilog 已定义的基元实 例嵌入到语言中。 10.2 2选1数据选择器 2选1数据选择器可以有多种描述方式，通过4个实例和 3种描述方式对例子中出现的语法现象进行解释。 10.2.1 2选1数据选择器的行为型描述方式； 10.2.2 2选1数据选择器的数据流型描述方式； 10.2.3 2选1数据选择器的行为型描述方式； 10.2.4 2选1数据选择器的结构型描述方式； 10.2.1 2选1数据选择器实例1 //例10.2.1 module Mux21 (a,b,s,y); //1 input a,b; input s; output y; assign y = (s==0)? a : b; //2 endmodule //3 10.2.1 2选1数据选择器实例1 1. Verilog语言描述 //例10.2.1 module Mux21 (a,b,s,y); //1 input a,b; input s; output y; assign y = (s==0)? a : b; //2 endmodule //3 2. 程序说明 (1) 注释行 (2) 模块定义语句module和endmodule 所有的程序都置于模块（module ）框架结构内。模块 是Verilog最基本的构成单元。一个模块可以是一个元件或 者一个设计单元。 module 模块名 （端口列表） a mux 21 申明 y 功能描述 b endmodule s 该模块共包括四个端口：输入端口a，b ，s和输出端口y 。 它定义的是二选一数据选择器。 Verilog 端口类型只有input （输入），output （输出），inout （双向端口