清华大学 微机原理课件 CPU设计-2b数据通路Pipeline.pdf

Mips CPU逻辑设计 ——数据通路设计 控制 逻辑  Single Circle 硬件实现  Pipeline Circle 硬件实现 CS61C L221 Performance © UC Regents 计算机原理L09 Single Cycle 1 (1) Tsinghua 一、流水线CPU  阅读教材:第5章多周期数据通路的实现  阅读教材:第6章流水线\流水线竞争的相 关内容6.1-6.6 CS61C L221 Performance © UC Regents 计算机原理L09 Single Cycle 1 (2) Tsinghua CPU 性能  MIPS: 每秒百万指令  通常的量度  等于 MIPS = Frequency in MHz CPI  CPI: Clocks Per Instruction  频率: 1 / tclk-min CS61C L221 Performance © UC Regents 计算机原理L09 Single Cycle 1 (3) Tsinghua CPU 性能 MIPS = Frequency in MHz Clocks Per Instruction (CPI) 怎么才能提高性能?  降低CPI  指令集已经将CPI 降低到1.0 CISC的结构不象RISC那样,CPI是大于1的  CPI1可能么？只要有多个指令执行部件  提高频率  频率受限制于最长的延迟路径 CS61C L221  办法: 流水线! Performance © UC Regents 计算机原理L09 Single Cycle 1 (4) Tsinghua 一条MIPS指令包含如下五个步骤： （1）从存储器中读取指令 ——IFetch （2 ）指令解码的同时读取寄存器 ——Dec/Reg （3 ）执行操作或计算地址 ——Exec （4 ）在数据存储器中读取操作数 ——Mem （5 ）将结果写回寄存器 ——WB CS61C L221 Performance © UC Regents 计算机原理L09 Single Cycle 1 (5) Tsinghua 一条MIPS指令包含如下五个步骤： 指令 指令 寄存 ALU 数据 写寄 总执行 类型 预取 器读 操作 访问 存器 时间ns lw 2 1 2 2 1 8 sw 2 1