数字系统EDA技术基于VerilogHDL语言的ISE设计流程.PPT

基于Verilog HDL语言的ISE设计流程--生成PROM文件并下载到PROM 点击“浏览”按钮， 定位要转换的比特流 基于Verilog HDL语言的ISE设计流程--生成PROM文件并下载到PROM 定位到设计工程所在的目录 输入名字“counter_burn” 点击“OK”按钮 基于Verilog HDL语言的ISE设计流程--生成PROM文件并下载到PROM 点击“OK”按钮 基于Verilog HDL语言的ISE设计流程--生成PROM文件并下载到PROM 选择top.bit文件 点击“打开”按钮 基于Verilog HDL语言的ISE设计流程--生成PROM文件并下载到PROM 点击“No”按钮，不添 加其它需要转换的比 特流文件 点击“OK”按钮 基于Verilog HDL语言的ISE设计流程--生成PROM文件并下载到PROM 在主菜单下，选择 Operations-Generate File… 关闭该界面 基于Verilog HDL语言的ISE设计流程--生成PROM文件并下载到PROM 下面将生成的PROM文件烧到PROM芯片中。 选择Boundary Scan 准备分配PROM文件给XCF04S 基于Verilog HDL语言的ISE设计流程--生成PROM文件并下载到PROM 鼠标右键点击芯片图标 选择Assign New Configuration File… 基于Verilog HDL语言的ISE设计流程--生成PROM文件并下载到PROM 选择counter_burn.mcs文件 点击“打开”按钮 基于Verilog HDL语言的ISE设计流程--生成PROM文件并下载到PROM 鼠标右健点击 芯片图标,出现 下面的菜单 点击“Program”选项，开始对FPGA进行编程 基于Verilog HDL语言的ISE设计流程--生成PROM文件并下载到PROM 出现编程进度条 编程完成后，出现 下面界面 基于Verilog HDL语言的ISE设计流程--生成PROM文件并下载到PROM 关闭电源重新上电，程序从PROM自动引导到FPGA芯片中。 关闭配置界面，不保存任何信息。（一定不要保存 任何信息） ChipScope Pro的组成 IBA Core(Integrated Bus Analyzer Core):用于观察总线上的信号。根据所跟踪的不同总线结构，该内核可分为IBA/OPB Core和IBA/PLB Core模块。这两个模块通常用于对Xilinx Virtex-II Pro器件中的PowerPC 405嵌入式系统内核及MicroBlaze 32位嵌入式处理器的总线进行跟踪和测试。 片内逻辑分析仪使用流程 片内逻辑分析仪中的几个概念 触发器：引发数据记录的条件(逻辑表达式) 触发器序列：一组存在先后顺序的条件，只有依次满足这些条件后，才会引发数据记录 触发器端口：触发器中的变量 匹配单元：触发器中的逻辑比较单元 触发计数器：对同一触发条件进行计数的计数器 数据宽度：每次采样的信号个数 数据深度：总的可以采样的次数，即数据宽度与窗口个数的乘积 触发位置：触发点在所记录的数据中的位置(用于观察触发点前的数据) 逻辑分析核的插入 两种方式： 在源代码中插入：比较繁琐，本课程不作介绍 在网表文件中插入：相对简单 利用Core Inserter选择网表文件以及器件类型 ICON参数设置 注意：除非全局时钟资源非常紧张的情况下，才选择禁止插入BUFG，因为采用普通布线资源，会在JTAG时钟线上产生较大的布线延时偏移，破坏待分析信号之间的时序关系。 触发器参数的定制 捕捉参数设置 网络连接 逻辑分析核插入完毕后，应该重新实现该设计，并生成Bitstream文件 ChipScope Pro Analyzer的使用 连接好JTAG电缆，配置好FPGA 打开ChipScope Pro Analyzer 点击 按钮，检测器件 从File-import中导入逻辑分析核的参数 设置总线或者信号组合 设置匹配单元、触发条件以及捕捉参数 点击开始按钮，开始捕捉数据 当数据缓冲区满后，数据会自动在主窗口中现实 也可以按停止按钮，提前中止数据捕捉 采集到的数据可以在File - Export中导出保存，以供事后分析 总线的设置方法 匹配单元 片内逻辑分析仪中可以定义若干匹配单元 每个匹配函数包括三个或四个部分： 触发端口 逻辑运算 值(包括数制和表示) 计数器(可选的)，用于统计条件满足的周期数 触发条件 触发条件是匹配单元的逻辑组合 同一时刻只能选择一个触发条件 捕捉设置 捕捉方式有两种 窗口方式：可以控制触发位置 N采样方式：不可以控制触发位置 一般采用窗口方式 波形的观察 实