EDA原理及应用component.ppt

VHDL的层次化设计 使多个设计者并行工作 可对每个模块单独仿真，便于减少错误和Debug 分阶段完成设计 使一些通用模块能够重复使用 增加程序的可读性 层次化设计用到的基本概念：库、包、元件（Component）、函数（Function）、过程（Procedure）等。 库（Library） 已编译的数据集合，存放包集合、实体、构造体、数据类型、函数、过程和配置的定义 库的种类 VHDL 系统库： std 、library ieee; VHDL工作库-WORK 存放当前正在设计的编译结果，比如其他成员的设计结果 厂家自定义库 Max+PlusII中有lpm库，定义了许多数字电路基本元件 Library lpm; ieee库的内容在\maxplus2\vhdl93目录下 包（Package） 每个库可包含一个或多个包 在Architecture中定义的Type、Component、Function或其它声明对于别的设计文件来说都是不可见的。 Package中定义的对于其它设计是可见的。 Use library_name.package_name.item 如果想Package中所有定义都可见，则item用all来代替 IEEE标准库 元件（Component） 元件（Component） 输入时钟为65536Hz计时 四 时序逻辑电路之分频器篇 分频器 2的幂次方分频器 整数分频(非2的幂) 10倍分频器 10倍分频器 10倍分频器 10倍分频器 10倍分频器__经DFF输出 10倍分频器__DFF输出 元件（Component） Cnt24.vhd Cnt24.vhd Top.vhd Top.vhd Top.vhd Cnt12_24.vhd Cnt12_24.vhd Cnt12_24.vhd Cnt12_24.vhd * * 重载+、-、×、/和关系运算符，使std_logic_vector可进行无符号数的算术操作 Std_logic_unsigned 重载+、-、×、/和关系运算符，使std_logic_vector可进行有符号数的算术操作 Std_logic_signed +、-、×、/ 关系运算符 UNSIGNED、 SIGNED Std_logic_arith and、nor等 std_logic、std_logic_vector Std_logic_1164 基本的运算 数据类型 电子表 模24 时计数 模60 分计数 模60 秒计数 层次图 时计数 分计数 秒计数 电子表 Component1 Component2 Component3 1Hz时钟 时 分 秒 TopModule SubModule 层次图 TopModule SubModule1 SubModule0 信号流图 Top.vhd cnt60.vhd cnt60.vhd cnt24.vhd 时 分 秒 cnt60.vhd cnt60.vhd 1Hz ？ ？ cnt24.vhd 分频器 Clkin Clkout 高频 低频 输出占空比50% 使输出信号频率为输入信号频率整数分之一的电子电路。在许多电子设备中如电子钟等，需要各种不同频率的信号协同工作，常用的方法是以稳定度、精度高的高频晶体振荡器为主振源，通过变换得到所需要的各种频率成分，分频器是一种主要变换手段。 32768Hz 2^15 1Hz f = 1Hz： C=1F，L=25mH Fclk/2 Fclk/4 Fclk/8 Fclk/16 10分频器 10进制计数器 Library ieee; Use ieee.std_logic_1164.all; Use ieee.std_logic_unsigned.all; Entity ClkDiv Is port( clkin: In std_logic; clkout: out std_logic ); End; Architectue bhv of clkdiv is signal cnt: integer range 9 downto 0; Begin Process (clkin) Begin If (clkinEvent And clkin=1) then if (cnt = 9) then cnt = 0; else cnt = cnt +1; end if; End if; End Process; Process (clkin, cnt) Begin if (cnt = 4) then clkout = 1; else clkout = 0;