xCPU架构.ppt

* * * * * * 操作级发展： 改进执行性能—增加ALU及功能部件(如转移、浮点等) 、增加机器字长、 问题：部件利用率低，性能/价格不好 改进存取性能—提高系统总线性能（速度和宽度）、提高主存利用率（虚拟存储器）、增设Cache * * * ILP:Instruction Level Parallel * 并行性：包括同时性（同一时刻并行）和并发性（某时间间隔内并行） VLIW提高了性能、部件利用率，但效率不高（编译是关键） * 超标量：提高了性能、部件利用率，但冲突增加，同时成本增加 SIMD：性能提高，部件利用率不高，因为向量操作概率毕竟占少数，硬件成本下降或应用需求增大时才考虑 * 好处：提高并行等级，可减少相关，线程间只有通信和同步级别的相关 注意：PC—程序计数器，即IP寄存器； PSW—进程状态字，非标志寄存器，PSW包括上下文等信息。 * * * * * * 后推法—在分支指令的WB段重新IF、ID、OF、… * * * * * * * * * 注：MMX(MultiMedia eXtensions)-- 57条64位指令 SSE(Streaming SIMD Extensions)—在MMX基础上，增加70多条128位指令 128位=4*32位处理 SSE2—在SSE基础上，增加144条128位指令 128位=16*8位=8*16位=4*32位=2*64位=1*128位处理 SSE3--比SSE2多13条指令，D系列及双核开始使用 SSE4--比SSE3多50条指令，07年7月即将推出的0.045μm双核开始使用 * 2套数据支持多线程或数据段及堆栈段；*2表示针对2个L1级Cache而言；2个L2预取指针对2个Core（即L1而言） * 宏指令融合优势：更大的解码带宽，更少的空间占用，和更低的调度负载。 Intel 宣称 “每10条指令可以融合1次“ * * * （3）推测执行技术优化 ☆采用分布式调度—PⅢ为集中式调度； *多个队列及调度器并行工作，减少了调度延迟 *便于调度器优化调度 ☆快速ALU调度—配合了快速ALU的设计； *快速ALU调度程序可调度2μop/Tc ☆MEM操作流水化—提高了MEM操作的性能。 *减少了MEM操作的端口数，节约成本 *减少了调度的复杂性—得益于分布式调度 转57页 转59页 * * 5、其它技术 （1）ATC技术 L1 D-Cache与L2 Cache间总线宽度为256bit； 两次可传送一个块(64B)； 传输延迟从PⅢ的8个Tc减少为2个Tc。 （2）高速执行引擎技术 两个快速ALU的执行周期各为1/2Tc； 流水线每个Tc最多可执行6μop。 转59页 （3）高速前端总线 利用“四倍速”(FSB400)技术，FSB为100MHz时可提供64bit/8*100MHz*4=3.2GB/s的传送带宽。 * * （4）SSE2 包含MMX和SSE全部功能，增加144条128位指令。 能同时处理16个8bit、8个16bit、4个32bit、2个64bit、1个128bit的数据。 （5）超线程技术 只要资源不冲突，可同时运行多个线程； 需主板(芯片组)、内存、OS、应用程序的支持。 （6）EM64T技术 将CPU原有8个REG扩展为64位，另增加了8个64位REG； 兼容32位和64位操作，允许使用更大的主存。 转18页 转59页 * * PⅢ及三种核心P4 CPU比较 参数 PⅢ Willamette Northwood Prescott CPU代表 PⅢ733 P4 1.4 P4 1.7 P4 1.6A P4 3.06C P4 EE P4 2.8E P4 505 P4 670 制造工艺 0.25μm 0.18μm 0.13μm 0.09μm 主频 ≤1.4GHz ≤2GHz ≤3.06GHz ≤3.8GHz 核心电压 1.5V 1.75V 1.5V 1.25-1.5V 功耗(W) 30 75 82 94 超标量 3路(12级) 3路(20级) 3路(31级) BTB 级数 1级 2级 参数 0.5K行、2bit历史位 4K+512行、4bit历史位 数据流分析 42行ROB、D-S相