北大数字集成电路课件verilog的符号标识.pptVIP

数字集成电路设计入门 --从HDL到版图 于敦山 北大微电子学系 第五章 Verilog的词汇约定(Lexical convention) 理解Verilog中使用的词汇约定 认识语言专用标记(tokens) 学习timescale 术语及定义 空白符：空格、tabs及换行 Identifier: 标志符，Verilog中对象(如模块或端口)的名字 Lexical: 语言中的字或词汇，或与其相关。由其文法（grammar)或语法(syntax)区分。 LSB：最低有效位(Lease significant bit) MSB：最高有效位(Most significant bit) 空白符和注释 整数常量和实数常量 整数的大小可以定义也可以不定义。整数表示为： size’basevalue 其中 size ：大小，由十进制数表示的位数(bit)表示。缺省为32位 base：数基，可为2(b)、8(o)、10(d)、16(h)进制。缺省为10进制 value：是所选数基内任意有效数字，包括X、Z。 实数常量可以用十进制或科学表示法表示。 整数常量和实数常量 整数的大小可以定义也可以不定义。整数表示为： 数字中（_）忽略，便于查看 没有定义大小(size)整数缺省为32位 缺省数基为十进制 数基(base)和数字(16进制)中的字母无大小写之分 当数值value大于指定的大小时，截去高位。如 2’b1101表示的是2’b01 实数常量 实数可用科学表示法或十进制表示 科学表示法表示方式： 尾数e或E指数， 表示： 尾数×10指数 字符串（string) 字符串要在一行中用双引号括起来，也就是不能跨行。 字符串中可以使用一些C语言转义(escape)符，如\t \n 可以使用一些C语言格式符(如%b)在仿真时产生格式化输出： ”This is a normal string” ”This string has a \t tab and ends with a new line\n” ”This string formats a value: val = %b” 字符串（string) 标识符(identifiers) 标识符是用户在描述时给Verilog对象起的名字 标识符必须以字母(a-z, A-Z)或( _ )开头，后面可以是字母、数字、( $ )或( _ )。 最长可以是1023个字符 标识符区分大小写，sel和SEL是不同的标识符 模块、端口和实例的名字都是标识符 module MUX2_1 (out, a, b, sel); output out; input a, b, sel; not not1 (sel_, sel); and and1 (a1, a, sel_); and and2 (b1, b, sel); or or1 (out, a1, b1); endmodule 标识符(identifiers) 有效标识符举例： shift_reg_a busa_index _bus3 无效标识符举例： 34net // 开头不是字母或“_” a*b_net // 包含了非字母或数字， “$” “_” n@238 //包含了非字母或数字， “$” “_” Verilog区分大小写，所有Verilog关键词使用小写字母。 转义标识符( Escaped identifiers) 可以包含任何可打印字符 反斜杠及空白符不是标识符的一部分 module \2:1MUX (out, a, b, sel); output out; input a, b, sel; not not1(\~sel ,sel); and and1( a1, a, \~sel ); and and2( b1, b, sel); or or1( out, a1, b1); endmodule 使用转义符可能会产生一些问题，并且不是所有工具都支持。有时用转义符完成一些转换，如产生逻辑图的Verilog网表。综合工具输出综合网表时也使用转义符。不建议使用转义符。 转义标识符( Escaped identifiers) 语言专用标记( tokens) $identifier $符号指示这是系统任务