EDA工具软件接口-Read.PPT

* EDA技术实用教程 第11章 EDA工具软件接口 VHDL文本编辑 综合 FPGA/CPLD 适配 FPGA/CPLD 编程下载 FPGA/CPLD 器件和电路系统 时序与功能 门级仿真 逻辑综合器 结构综合器 1、行为仿真 2、功能仿真 3、时序仿真 11.1 EDA 软件接口流程 VHDL文本编辑 SYNPLIFY FPGAEXPRESS FPGA COMPILERII LEONARDO ……… VHDL 仿真 图11-1 EDA工程接口流程 11.2 Synplify与MAX+plusII的接口 1. 输入设计 图11-2 Synplify Pro启动后界面 11.2 Synplify与MAX+plusII的接口 1. 输入设计 图11-3 Synplify新建项目对话框 11.2 Synplify与MAX+plusII的接口 3. 综合前控制设置 4. 综合 5. 结果检测 2. 选择合适的目标器件 11.2 Synplify与MAX+plusII的接口 图11-4 Synplify的RTL 级原理图 11.2 Synplify与MAX+plusII的接口 图11-5 Synplify的综合后门级电路图 【例11-1】 library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity cnt4 is port (d : in std_logic_vector (3 downto 0); ld, ce, clk, rst : in std_logic; q : out std_logic_vector (3 downto 0)); end cnt4; architecture behave of cnt4 is signal count : std_logic_vector (3 downto 0); begin process (clk, rst)　 begin if rst = 1 then count = (others = 0); elsif rising_edge(clk) then if ld = 1 then count = d; elsif ce = 1 then count = count + 1; end if; end if; end process; q = count; end behave; 11.2 Synplify与MAX+plusII的接口 6. 设定EDF文件为工程。 7. 选定EDF文件来源。 图11-6 Synplify的综合后门级电路图 11.2 Synplify与MAX+plusII的接口 8. 选定目标器件 9. 编译适配 图11-7 Synplify 与Altera接口流程 11.3 Synplify与ispEXPERT Compiler的接口 接口步骤如下： （1）生成EDIF网表文件。 （2）ispEXPERT Compiler设置。 （2）ispEXPERT Compiler设置。 图11-8 建立新工程对话框 （2）ispEXPERT Compiler设置。 图11-9 设定阅读Synplify的EDF文件 11.3 Synplify与ispEXPERT Compiler的接口 （3）读入EDIF文件。 图11-10 选择适配目标器件对话框 11.3 Synplify与ispEXPERT Compiler的接口 （4）选定目标器件。 （5）引脚锁定。 图11-11 芯片引脚锁定对话框 11.3 Synplify与ispEXPERT Compiler的接口 （6）编译适配 （7）生成仿真文件。 （8）编程下载。 图11-12 在系统编程下载窗口 11.4 ModelSim与MAX+plusII的接口 ModelSim支持下列语言标准： VHDL IEEE VHDL’87和’93标准： IEEE Std. 1076-’87 ‘93。 VHDL多值逻辑系统标准：IEEE 1164-1993。 VHDL标准数学程序包： IEEE 1076.2-1996。 ModelSim支持下列语言标准： Verilog IEEE Verilog标准： IEEE 1364-’95。 OVI Verilog LRM 2.0（大部分支持。OVI：Open Verilog International）。 PLI 1.0