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Verilog语言描述常见电路结构范例 组合逻辑 常见的组合逻辑有：算术逻辑部件、多路选择器、编码器、优先编码器、译码器和比较器等。 逻辑结构控制 使用括号可以改变组合逻辑的结构。虽然EDA工具可以对组合逻辑设计进行重新优化组合，但在Verilog描述中使用括号可以降低EDA工具的压力，并且减少工具的综合时间。 在下面的例子中，虽然y2和y1的功能是一样的，但y1会使用三级加法器，使用括号的y2只使用二级加法器。 always @ (a1 or a2 or b1 or b2 or c1 or c2 or d1 or d2) begin y1 = a1 + b1 + c1 + d1; y2 = (a2 + b2) + (c2 + d2); end 二选一多路选择器 下面给出了三种描述2:1 MUX 的方法。y1是通过条件赋值语句实现的，y2和y3都是通过if语句实现的。 wire y1 = sel1? a1: b1; always @ (a2 or a3 or b2 or b3 or sel2 or sel3) begin y2 = b2; if (sel2) y2 = a2; if (sel3) y3 = a3; else y3 = b3; end 四选一多路选择器 用Verilog描述4:1 MUX 可以有如下方法： 一个if语句加多个else if从句 嵌套 if 语句 case 语句 always @ (a or b or c or d or sel) begin if (sel == 2b00) y = a; else if (sel == 2b01) y = b; else if (sel == 2b10) y = c; else y = d; end always @ (a or b or c or d or sel) begin if (sel[1] == 0) if (sel[0] == 0) y = a; else y = b; else if (sel[0] == 0) y = c; else y = d; end always @ ( a or b or c or d or sel) begin case (sel) 2b00: y = a; 2b01: y = b; 2b10: y = c; 2b11: y = d; default: y = a; endcase end 八选一多路选择器 描述8:1 MUX 最好使用case 语句 always @ ( a0 or a1 or a2 or a3 or a4 or a5 or a6 or a7 or sel) begin case (sel) 0: y = a0; 1: y = a1; 2: y = a2; 3: y = a3; 4: y = a4; 5: y = a5; 6: y = a6; 7: y = a7; default: y = a0; endcase end 8:3编码器 编码器可以将多个离散的信号用编码表示出来，比如3位的编码可以表示8个信号。下面的例子给出了三种8:3编码器的描述方法。 always @ (a) begin if (a == 8 y = 0; else if (a == 8 y = 1; else if (a == 8 y = 2; else if (a == 8 y = 3; else if (a == 8 y = 4; else if (a == 8 y = 5; else if (a == 8b0100