同步电路和异步电路.doc

同步电路和异步电路 专业：集成电路设计与集成系统 班级：四班 学号姓名：朱海潮 同步电路是说电路里的时钟相互之间是同步的，同步的含义不只局限于同一个CLOCK，而是容许有多个CLOCK，这些CLOCK的周期有倍数关系并且相互之间的相位关系是固定的就可以，比如，10ns, 5ns, 2.5ns 三个CLOCK的电路是同步电路。我们现在的综合，STA都是针对同步电路的。 异步电路是指CLOCK之间没有倍数关系或者相互之间的相位关系不是固定的，比如5ns, 3ns 两个CLOCK是异步的。异步电路无法作真正意义上的综合及STA，如果在同步电路里夹杂有异步电路，就set_flase_path。所以异步电路只有靠仿真来检查电路正确与否。 【同步电路设计】 ?同步电路的优点： 1、同步电路比较容易使用寄存器的异步复位/置位端，以使整个电路有一个确定的初始状态； 2、在可编程逻辑器件中，使用同步电路可以避免器件受温度，电压，工艺的影响，易于消除电路的毛刺，使设计更可靠，单板更稳定； 3、同步电路可以很容易地组织流水线，提高芯片的运行速度，设计易实现； 4、同步电路可以很好地利用先进的设计工具，如静态时序分析工具等，为设计者提供最大便利条件，便于电路错误分析，加快设计进度。 5、所有的锁存器可以同时运行，延迟时间的计算变得极为简单； 6、无错运行，无竞争运行； 7、任意的锁存器之间都可以自由交换数据； 8、适用于CAD系统。 ?同步电路设计的规则: 1、尽可能在整个设计中只使用一个主时钟和同一个时钟沿，主时钟走全局时钟网络。 2、在FPGA设计中，推荐所有输入、输出信号均应通过寄存器寄存，寄存器接口当作异步接口考虑。 3、当全部电路不能用同步电路思想设计时，即需要多个时钟来实现，则可以将全部电路分成若干局部同步电路（尽量以同一个时钟为一个模块），局部同步电路之间接口当作异步接口考虑。 4、当必须采用多个时钟设计时，每个时钟信号的时钟偏差要严格控制。 5.电路的实际最高工作频率不应大于理论最高工作频率，留有设计余量，保证芯片可靠工作。 6、电路中所有寄存器、状态机在单板上电复位时应处在一个已知的状态。 同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路。同步时序逻辑电路的特点是各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。 电路的主要信号（如输出信号）都是由某个时钟沿触动触发器产生出来的，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟ＣＬＫ，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。比如Ｄ触发器，当上升延到来时，寄存器把Ｄ端的电平传到Ｑ输出端。同步时序电路可以很好地避免毛刺；布局布线后仿真和用逻辑分析仪采样实际工作信号都没有毛刺。 在同步电路设计中一般采用D 触发器，异步电路设计中一般采用Latch。 Latch是电平触发，register是边沿触发，register在同一时钟边沿触发系动作，符合同步电路的设计思想，而latch则属于异步电路设计，往往和导致时序分析困难，不适当的应用latch则会大量浪费芯片资源。 仅仅为了测试，锁存器变得复杂，而且不能使用自由时钟，很不方便。但是同步电路也有一个如图1所示的很大优点。 因为内部的锁存器用一个共用时钟完成同步任务，所以可以把任何一个锁存器的输出定为0.另外一个锁存器的输出，通过各种组合电路，一直连到一个锁存器的输入口，计算此间的逻辑门单元数目，就能得出这条线路的延迟时间。在这一点上，比起非同步电路有了长足的进步。因为非同步电路必须要考虑数据及时钟路线两方面的延时时间。所有的能内部锁存器都是用完全相同的系统时钟运行，形成了双锁存器结构，不必担忧竞争，这为电路设计带来了一个全新的设计方法。正如图2所示，我们完全可以忽略解码器的信号失效（hazard），因为那只限于内部使用的信号线。解码器的输出没有直接和其它的锁存器的时钟线路相连。所以，即使出了错误，在它运行到下一个时钟之前如果进行修正，就不必担心运行差错。 如图3所示，内部锁存器是可以自由交换数据的。只有使用和双锁存器相同的时钟进行同步运行，才可以交换数据。但是同步式电路通常可以满足此项条件。 ?如何解决亚稳态 亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器 输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下