HDL语言硬件设计基础.pptx

HDL语言硬件设计基础;参考书 （1）Verilog HDL数字设计及综合(第2版) ，Sanir Palnitkar (作者), 夏宇闻 (译者), 胡燕祥 (译者), 刁岚松 (译者)，电子工业出版社 （2）Verilog数字系统设计教程(第2版)，夏宇闻，北京航空航天大学出版社 ;1.1 数字电路CAD技术的发展历史; 世界第一只晶体管;;二、集成电路规模的定义 小规模集成电路（Small Scale Integrated，SSI） ：逻辑门为2-30 中规模集成电路（MSI）：30-1000 大规模集成电路（LSI）：1000-105 超大规模集成电路（VLSI）：105 自20世纪70年代以来，集成电路一直遵循摩尔定律: (1)每18个月集成度增加2倍 (2)成本降低一半 今后集成电路的技术进步，仍将继续遵循摩尔定律 ;莫尔定理（定律）;三、集成电路的分类;通用集成电路 －市场上能买到的具有通用功能的集成电路。 －例如：74 系列，4000系列，Memory芯片，CPU 芯片等。;专用集成电路ASIC（Application Specific Integrated Circuits） －针对某一电路系统的要求而专门设计制造的；具有特定电路功能，通常市场上买不到； －优点 ? 较好的性能价格比； ? 减少了元件数,使系统体积缩小,功耗降低； ? 提高了电子系统的可靠性和必威体育官网网址性。 －内容非常广泛 ? 玩具狗芯片； ? 通信卫星芯片； ? 计算机工作站CPU中存储器及微处理器间的接口芯片。;全定制IC：全定制ASIC是利用集成电路的最基本设计方法（不使用现有库单元），对集成电路中所有的元器件进行精工细作的设计方法。全定制设计可以实现最小面积，最佳布线布局、最优功耗速度积，得到最好的电特性。 。 半定制IC：将预先设计好的称为标准单元的逻辑单元，如及门，或门，多路开关，触发器等，按照某种特定的规则排列，与预先设计好的大型单元一起组成ASIC。 可编程IC：全部逻辑单元都已预先制成，不需要任何掩膜，利用开发工具对器件进行编程，以实现特定的逻辑功能。;1.2 硬件描述语言的出现; 硬件描述语言（Hardware Description Languages，HDL） 在硬件设计领域，设计人员希望使用一种标准的语言来进行硬件设计。在这种情况下，硬件描述语言应运而生，设计者可以使用它对硬件中的并发执行过程建模。 ;为什么要用硬件描述语言来设计？;1.3设计复杂数字系统的最常用两种硬件描述语言 ： Verilog VHDL ;Verilog HDL特点： Verilog HDL是一种通用的硬件描述语言，易学易用。由于它的语法及C语言类似，因此对于具有C语言编程经验的设计者来说，很容易学习和掌握。 Verilog HDL允许在同一个电路模型内进行不同抽象层次的描述。设计者可以从开关、门、RTL或者行为等各个层次对电路模型进行定义。设计者只需要学习一种语言就能够使用它来描述电路的激励，进行层次化设计。 绝大多数流行的综合工具都支持Verilog HDL，这是Verilog HDL成为设计者的首选语言的重要原因之一。 所有的制造厂商都提供用于Verilog HDL综合之后的逻辑仿真的元件库，因此使用Verilog HDL进行设计，即可在更广泛的范围内选择委托制造的厂商。;Verilog HDL的发展历史;VHDL - 比VerilogHDL早几年成为IEEE标准； - 语法/结构比较严格，因而编写出的 模块风格比较清晰； - 比较适合由较多的设计人员合作完成 的特大型项目（一百万门以上）。 ;两者建模能力的比较;1.4 典型设计流程;1.4 典型设计流程（续）;1.4 典型设计流程（续）;1.5 软核、硬核和固核;1.6 设计方法学;1.7 Verilog的抽象级别;out; 数据流级;module muxtwo (out, a, b, sl); input a,b,sl; output out; not u1（ns1，sl）； and #1 u2（sela，a，nsl）； and #1 u3 （selb，b，sl）； or #2 u4（out ，sela，selb）； endmodule ;设计示例：四位脉动进位计数器;模块实例;模块实例（续）;模块实例（续）;逻辑仿真的构成;逻辑仿真的构成（续