高速电路设计及信号完整性学习笔记-勇敢的稻草人.pdf

信号完整性学习笔记 目录 一、 信号完整性概念及理解 3 1.高速电路 3 1.1 概念 3 1.2 理解 3 2.信号完整性 3 2.1 概念 3 2.2 理解 3 3.传输线理论 4 3.1 概念 4 3.2 理解 4 4. 特征阻抗 4 4.1 概念 4 4.2 理解 4 5.反射 5 5.1 概念 5 5.2 理解 5 5.3 解决 5 6.过冲（Over shoot ） 5 6.1 概念 5 6.2 理解 6 6.3 解决 6 7. 串扰Induced Noise (or crosstalk) 6 7.1 概念 6 7.2 理解 7 7.3 解决 7 8. 电磁辐射EMI radiation 7 8.1 概念 7 8.2 理解 8 8.3 解决 8 9.延时和时序错误Delay Timing errors 9 9.1 概念 9 9.2 理解 9 9.3 解决 9 二、时序完整性 9 2.1 基础概念 9 2.1.1 建立时间和保持时间 9 2.1.2 飞行时间 10 2.1.3 信号输出缓冲时间Tco 11 2.2 同步时序系统 11 2.2.1 外同步 12 2.2.2 内同步时钟 14 2.2.3 源同步 16 三、具体措施分析 17 3.1 抑制串扰的措施及理解分析 17 3.2 PCB 抑制EMI 措施及理解分析 18 四、相关电子器件 19 4.1 电阻 19 4.2 电容 20 4.3 电感 21 4.4 磁珠 22 五、总结 23 一、信号完整性概念及理解 1.高速电路 1.1 概念 有人认为，如果数字逻辑电路的频率达到或者超过45MHZ~50MHZ，而且工作 在这个频率之上的电路已经占到了整个电子系统一定的份量（比如说１／３）， 就称为高速电路；也有人认为高速电路和频率并没有什么大的联系,是否高速电 路只取决于它们的上升时间；还有人认为高速电路就是我们早些年没有接触过, 或者说能产生并且考虑到趋肤效应的电路；更多的人则对高速进行了量化的定义， 即当电路中的数字信号在传输线上的延迟大于1/2 上升时间时，就叫做高速电路。 1.2 理解 最重要的定义在于电路的上升时间。随着IC 制造技术的进步，电子器件都向 小型化，快速化发展，变成了高速器件。而集成电路开关速度的提高，信号的上 升和下降时间迅速缩减，不管信号的频率如何，都会造成信号完整性问题。因此， 对于是否是高速电路，更该去关注数字信号的上升，下降时间。 这里之所以用1/2 定义，是因为：器件的输入阻抗一般较高，因此在接收端一般 会有2 次反射回输入端，即经过2Tp （信号在走线上的传输延时）后反射电平叠 加回信号输出端，这时若输出端信号仍处于上升阶段，那么反射的电平就会和上 升电平互相抵消，从而削弱了反射的影响，不易产生过冲等信号完整性问题。反 之，若传输延时大于1/2 上升时间，则易导致过冲，振铃等信号完整性问题。 快的边沿速率导致的问题：反射信号叠加导致大的过冲；尖锐的波形导致大的电 磁辐射，造成串扰。一般在上升时间小于1ns 的情况下就可以将其理解为高速电 路，需要考虑信号完整性问题。信号的上升时间可以用Tcycle*10%来估算。 2.信号完整性