VHDL语言实现数字电子钟的设计.docVIP

实习 成 绩 评 定 表 评定项目 内 容 满 分 评 分 总 分 学习态度 学习认真，态度端正，遵守纪律 10 答疑和设计情况 认真查阅资料，勤学好问，提出的问题有一定的深度，分析解决问题的能力教强。 40 说明书 质量 设计方案正确、表达清楚；设计思路、实验（论证）方法科学合理；达到课程设计任务书规定的要求；图、表、文字表达准确规范，上交及时。 40 回答问题情况 回答问题准确，基本概念清楚，有理有据，有一定深度。 10 总成绩 采用等级评分标准，分为优、良、中、及格、不及格五个等级。 指导教师评语： 签 名： 年 月 日 基于VHDL语言实现数字电子钟的设计 ［摘要］：VHDL的英文全名是Very-High-Speed Integrated Circuit HardwareDescription Language,诞生于1982年。1987年底，VHDL被IEEE和美国国防部确认为标准硬件描述语言 。自IEEE公布了VHDL的标准版本，IEEE-1076（简称87版）EDA公司相继推出了自己的VHDL设计环境，或宣布自己的设计工具可以和VHDL接口。此后VHDL在电子设计领域得到了广泛的接受，并逐步取代了原有的非标准的硬件描述语言。 随着基于PLD的EDA技术的发展和应用领域的扩大与深入，EDA技术在电子信息、通信、自动控制及计算机应用等领域的重要性日益突出。本文详细介绍EDA课程设计任务——数字钟的设计的详细设计过程及结果，并总结出心得体会。 　［关键字］：EDA技术；VHDL语言；数字钟 　　EDA技术作为现代电子设计技术的核心，它依赖强大的计算机，在EDA工具软件平台上，对以硬件描述语言HDL为系统逻辑描述手段完成的设计文件，自动地完成逻辑编译、逻辑简化、逻辑分割、逻辑综合，以及逻辑优化和仿真测试，直至实现既定的电子线路系统功能。(((笔者详细介绍在QUARTUS II软件环境下开发基于VHDL语言数字钟的设计。 一．设计要求： 1、设计内容 选用合适的可编程逻辑器件及外围电子元器件，设计一个数字电子钟，利用EDA软件（QUARTUS Ⅱ）进行编译及仿真，设计输入可采用VHDL硬件描述语言输入法）和原理图输入法，并下载到EDA实验开发系统，连接外围电路，完成实际测试。 2、设计要求 （1）具有时、分、秒计数显示功能。 （2）具有清零的功能，且能够对计时系统的小时、分钟进行调整。 （3）小时为十二小时制。 二．实验目的： 1.通过这次EDA设计中，提高手动能力。 2.深入了解时事时钟的工作原理，以及时事时钟外围硬件设备的组成。 3.掌握多位计数器相连的设计方法。 4.掌握十进制，六进制，二十四进制计数器的设计方法。 5.继续巩固多位共阴极扫描显示数码管的驱动，及编码。 6.掌握扬声器的驱动。 7.LED灯的花样显示。 8.掌握CPLD技术的层次化设计方法 三.实验方案： 数字系统的设计采用自顶向下、由粗到细, 逐步分解的设计方法, 最顶层电路是指系统的整体要求, 最下层是具体的逻辑电路的实现。自顶向下的设计方法将一个复杂的系统逐渐分解成若干功能模块, 从而进行设计描述, 并且应用EDA 软件平台自动完成各功能模块的逻辑综合与优化, 门级电路的布局, 再下载到硬件中实现设计。因此对于数字钟来说首先是时分秒的计数功能，然后能显示，附带功能是清零、调整时分。通过参考EDA课程设计指导书，现有以下方案： 1.作为顶层文件有输入端口：时钟信号，清零按键，调时按键，调分按键；输出端口有：用于接数码管的八段码输出口，扫描用于显示的六个数码管的输出口。 2.底层文件分为： （1） 时间计数模块。分秒计数模块计数为60计数，时计数模块为12计数。 （2） 显示模块。显示模块由一个六进制计数器模块和一个七段译码器组成。进制计数器为六选一选择器的选择判断端提供输入信号, 六选一选择器的选择输出端分别接秒个位、秒十位、分个位、分十位和时个位、时十位的选通位用来完成动态扫描显示，同时依次输出秒个位、秒十位、分个位、分十位和时个位、时十位数向给译码模块。 （3）报警模块当时间到整点时就报时。输入有时分秒计数，时钟脉冲。 （4）采用点阵式数码管显示，点阵式数码管是由八行八列的发光二极管组成，对于显示文字比较适合,如采用在显示数字显得太浪费,且价格也相对较高,所以不用此种作为显示.采用LED数码管动态扫描,LED数码管价格适中,对于显示数字最合适,但无法显示图形文字，在显示星期是也