低电平期间对信号敏感触发器在CP的上升沿下降沿.PPT

5.4触发器的电路结构和工作原理 5.4.1 主从触发器 5.4.2 维持阻塞触发器 *5.4.3 利用传输延时的触发器 5.4.4 触发器的动态特性 1. 锁存器与触发器 锁存器在E的高(低)电平期间对信号敏感 触发器在CP的上升沿(下降沿)对信号敏感 在VerilogHDL中对锁存器与 触发器的描述语句是不同的 主锁存器与从锁存器结构相同 1. 电路结构 5.4.1 主从触发器 TG1和TG4 工作状态相同 TG2和TG3 工作状态相同 时钟控制信号 2. 由传输门组成的CMOS边沿D触发器 工作原理： TG1导通，TG2断开——输入信号D 送入主锁存器。 TG3断开，TG4导通——从锁存器维持原状态不变。 (1) CP=0时: =1，C=0， Q?跟随D端的状态变化，使Q?=D。 D D D D (2) CP由0跳变到1 : =0，C=1， 触发器的状态仅仅取决于CP信号上升沿到达前瞬间的D信号 TG3导通，TG4断开——从锁存器Q?的信号送Q端。 TG1断开，TG2导通——输入信号D 不能送入主锁存器。 主锁存器维持原态不变。 D D D D D CP信号上升沿到达前瞬间的D信号 。 2. 典型集成电路 74HC/HCT74 中D触发器的逻辑图 0 1 0 0 0 0 1 1 Cp=1时 TG2、TG3导通 0 1 1 0 0 1 1 0 Cp=0 时 TG1、TG4导通 74HC/HCT74的功能表 L H H* ↑ H H H L L* ↑ H H Qn+1 D CP H H × × L L H L × × L H L H × × H L Q D CP 输 出 输 入 国标逻辑符号 74HC/HCT74的逻辑符号和功能表 具有异步直接置1、直接置0，正边沿触发的D功能触发器 置1端 置0端 CP ↑到来时 Qn+1=D （特性方程） 上升沿触发 5.4.2 维持阻塞触发器 1. 电路结构 C 置0维持线 响应输入D和CP信号 根据 确定触发器的状态 CP = 0 0 1 1 D D G 1 C P Q 1 3 G 5 Q 2 Q 3 S R Q 4 D G 6 Q Q 2. 工作原理 Qn+1=Qn D 信号进入触发器,为状态刷新作好准备 Q1 = D Q4= D D信号存于Q4 0 1 1 D D G1 1 C P Q 1 G2 G3 3 G 5 Q 2 Q 3 S R Q 4 D G 6 Q Q G4 4 当CP 由0 跳变为1 1 1 0 D G1 1 CP Q1 G2 G3 3 G5 Q2 Q3 S R G4 Q4 D G6 Q Q 在CP脉冲的上升沿，触法器按此前的D信号刷新 1 1 D D 1 1 0 1 1 1 0 0 0 0 1 1 1 0 CP上升沿时D=0,则Q=0 置1阻塞线，置0维持线 0 G1 1 CP Q1 G2 G3 3 G5 Q2 Q3 S R G4 Q4 D G6 Q Q 0 1 1 1 1 1 1 0 1 0 0 1 1 1 0 0 0 1 1 0 0 CP上升沿时D=1,则Q=1 置0阻塞线 置1维持线 1 4 当CP =1 结论：在CP脉冲的上升沿到来瞬间使触发器的状态变化 此时 Qn+1=D，在其他时刻触发器维持原态。 D信号不影响 、 的状态，Q的状态不变 G 1 C P Q 1 G 2 G 3 G 5 Q 2 Q 3 S R G Q 4 D