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基于FPGA的高速LDPC码编码器的设计与实现 by 邵雨晴 本文结构 引言 LDPC编码原理 高速编码器设计方案 设计结果与测试 结语 引言 信道编码，是现代通信系统中的编码方式之一。它是在信息序列上有目地增加一些监督比特，使之具有检错或纠错的能力，从而 提高通信系统传输的可靠性。信道编码器是完成从信息序列到编码码字之间映射的功能。 一种性能优秀的信道编码能够通过增加较少的冗余信息来获得尽可能强的纠错能力。 LDPC 码是一种性能十分优秀的信道编码。 LDPC码编码原理 LDPC编码主要有两种方法：  1. 直接编码方法。 它是将编码码字直接乘以生成矩阵完成编码，如下所示：  C = X * G  其中，X = [ x1 x2 … xm ]是信息序，C = [ c1 c2 … cn ]是生成的LDPC码字，nm，G是m*n的生成矩阵。  2. 间接编码的方法。 它是利用编码码字和校验矩阵H的关系，采用间接运算的方法实现编码，如下所示：  H * CT = 0  其中H是r*n的矩阵（r=n-m），称为一致校验矩阵（简称校验矩阵）。 本文采用第二种方法对LDPC码进行编码。 H矩阵的结构 H矩阵被划分为mb*nb块，每一块都是一个大小为K*K的矩阵。 码长为56码率为0.5，块大小为7的码字为例进行说明，其中H=[Hi,Hp ] 。Hi和Hp的F-H形式分别如图,设计的目的是为了便于完成矩阵乘法的逆运算: F 表示 H 矩阵中是否是一个零矩阵，如果是零矩阵则表示成 0，如果是带偏移量的单位矩阵则 表示成 1。 而 H 矩阵表示校验矩阵中非零矩阵的偏移量。（每一行按顺序表示） 编码算法 在间接编码的方法中,设H=[Hi,Hp] , X=[Xi,Xp ] , 依据H * CT = 0 ，代入得到： 设Hi *XiT =Xb ,则Xb =- Hp * XpT 。从而得到 ： XpT =- Hp-1 * Xb， Hi *XiT + Hp * XpT=0 第一步求解： Xb = Hi *XiT Xi第0 段输入时，F[0]=1 指示对应Hi第0 块为非0 矩阵；因为是第一个非0 块，只需将Xi的值直接赋给Xb。Xb中最先被赋值的位置为第0 位，由H[0]=0 指示，然后依次是第1、2、3、4、5、6 位。 Xi第1 段输入时，F[1]=0 指示为0 矩阵，Xb的值保持不变。 Xi第2 段输入时，F[2]=1 指示为非0 矩阵；Xb中最先被累加的是第6 位，由 H[1]=6 指示，将Xb(6)的值和当前的Xi(6)相加的结果赋值给Xb(6)，完成累加的运算，然后以同样的方法完成Xb中0、1、2、3、4、5 位的累加更新。 Xi第3 段输入时，F[3]=0 指示为0 矩阵，Xb的值保持不变。 4个7*28 28*1向量乘法是模块就能实现28*28和28*1向量乘法 第二步求解： XpT =- Hp-1 * Xb Xb (0) = Xp T (0) -Xb (7) = Xp T (7) + Xp T (0) Xp T (7) = -Xp T (0) - Xb (7) 这一步的是利用第一步中得到的Xb和Hb求解Xp。由于Hp的矩阵具有双对角分块的结构 特点，因此不需要求解Hp的逆矩阵就可以得到Xp .由于Hp的第一行只有一个 1。因此能得到Xp T (0). 等于Xb (0) .当求得了Xp T (0)后对于矩阵Hp的第八 行只有一个未知数，因此很容易求出Xp T (7) = Xp T (0) Xb (7) 。 这样按照 0,7,14,21,1,8,……的 顺序就可以依次求出Xp T的所有比特。最后将信息比特Xi和校验比特Xp 依次输出就得到 LDPC 码的系统码编码。 高速编码器设计方案 整体方案 高速编码器与 16QAM 调制技术相结合，采用四路并行编码的方案。多路并行运算，多级流水线结构，以及优化关键路径等方法，完成了整个系统的设计 LDPC 编码器的结构 输入信息序列 系统复位信号 输入开始指示信号 系统工作时钟 输出编码结果 输出开始指示信号 信息序列 校验序列 设计结果 采用的开发平台是Altera 公司的StratixII_DSP 开发套件，它包括StratixII_DSP 的开发板一套，用于开发用户逻辑部分的QUARTUS II（包括SOPC BUILDER）软件以及用于软件开发的NIOS II IDE。 综合结果显示，经过并串转换模块后输出信号的时钟速率可以达到500MHz。实际测试时设置系统时钟速率为400MHz，四路并行输出的信息速率为1.6Gbps，系统可以正常工作。经测试，编码器也能得到的正确的结果。 结论 LDPC 码是一种性能