基本单元电路chap4-1.ppt

EE141 * * 阻抗是电路或设备对交流电流的阻力，输出阻抗是在出口处测得的阻抗。阻抗越小，驱动更大负载的能力就越高。 输入阻抗是在入口处测得的阻抗。高输入阻抗能够减小电路连接时信号的变化，因而也是最理想的。 EE141 * EE141 * EE141 * EE141 * EE141 * EE141 * EE141 * EE141 * EE141 * EE141 * 当Vdd接近Vte，加大尺寸只能很少减低电源电压，因此能耗降低的也非常少 在亚阈值区域，MOS管相当于一个三极管，衬底作为基极，源极、漏极分别为发射极和集电极。因此电流模型可以根据三极管模型推导得出。 EE141 * CMOS反相器. * 每一个反相器的最优尺寸是与它相邻的前后两个反相器尺寸的几何平均数－这意味着每个反相器的尺寸都相对于它前面反相器的尺寸放大相同的倍数f，即每个反相器都具有相同的等效扇出，因而也就具有相同的延时 其中F代表该电路的总等效扇出，F=CL/Cg,1 以及通过该反相器链的最小延时： 当只存在一级时，tp和F是线性关系。加入第二级则变为平方根关系 确定反相器链的尺寸 CMOS反相器. * 确定反相器链尺寸的例子 CL/Cg,1被平均地分布到N = 3的反相器链上 In Out CL = 8 Cg,1 Cg,1 1 CMOS反相器. * 思考题5.5 确定反相器网络的尺寸 确定电路中反相器的尺寸，使在节点Out和In之间的延时最小。假设CL=64Cg,1 求门的确切尺寸Cg,3=2.52Cg,2= 6.35Cg,1 Out CL 1 2 3 如果直接确定反相器链的尺寸而不考虑额外的扇出，将得到尺寸系数为4而不是2.52 CMOS反相器. * 选择一个反相器链的正确级数 对于给定的F (=fN)，选择级数时需要综合考虑 当级数太大时，反相器级的本征延时将占主导地位 当级数太小时，每一级的有效扇出将占主导地位 如何选择N使延时最短，通过求最小延时表达式对级数的导数并令它为0，可以求得最优值: 对于? = 0(忽略自载)时的解，最优级数N = ln (F)，且每一级的等效扇出为f = e = 2.71828 对于? = 1(典型情况)时的解，最优有效扇出(锥形系数)将接近于3.6（超越方程求解） CMOS反相器. * 选择扇出值大于最优值并不会过多地影响延时，但能减少所要求的缓冲器级数和实现面积。 通常的做法是选择最优的扇出为4(对于 ? = 1) 但采用过多的级数对延时会有明显的负面影响 ? Fopt f normalized delay 优化有效扇出 CMOS反相器. * CL = 64 Cg,1 Cg,1 = 1 1 CL = 64 Cg,1 Cg,1 = 1 1 8 CL = 64 Cg,1 Cg,1 = 1 1 4 16 CL = 64 Cg,1 Cg,1 = 1 1 2.8 8 22.6 N f tp 1 64 65 2 8 18 3 4 15 4 2.8 15.3 缓冲器级的例子 g=1 CMOS反相器. * 例5.8 引入缓冲器级的影响 下表列出了无缓冲器的设计、两级反相器的设计以及优化的反相器链对于不同的F值所对应的tp,opt/tp0值(γ=1)。 在驱动非常大的电容负载时，采用串联的反相器可以达到非常明显的加速 F (? = 1) 无缓冲器 两级反相器 反相器链 10 11 8.3 8.3 100 101 22 16.5 1,000 1001 65 24.8 10,000 10,001 202 33.1 * 反相器延时与输入信号的斜率有关 * 有时采用最小尺寸或相同尺寸的管子并不影响延时 CMOS反相器. * 存在(长)互连线时的延时 当门之间的距离进一步加大时，导线的电容和电阻就不能再被忽略，它们甚至可能主导瞬态响应 延时表达式的后一部分(平方关系)在较长导线的总延时中迅速占据支配地位 cint Vin cfan (rw, cw, L) Vout CMOS反相器. * 3.5 功耗、能量和能量延时 动态功耗 由充放电电容引起的动态功耗 切换时在电源和地线之间短路电流引起的功耗 静态功耗 综合考虑 CMOS反相器. * 3.5.1 动态功耗 由充放电电容引起的动态功耗 该能耗与晶体管尺寸无关 每一个开关周期都需要一个固定数量的能量，即CLVDD2 如果这个门每秒钟通断 f0