FPGA课程设计---基于RAM的十口8位计数器.doc

西安邮电学院 FPGA课程设计报告 题 目： 基于RAM的十口8位计数器 院 系： 通信与信息工程学院 专业班级： 电科0902班 学生姓名： 赵荷 导师姓名： 刘正涛 起止时间： 2012-9-10 至 2012-9-21 年 月 日 FPGA课程设计报告提纲 任务用一个×8的双口RAM完成个8位计数器，计数器的初值分别为~10，时钟频率为1MHz，计数器计数频率为Hz。计数目的采用RAM实现计数器及FPGA功能验证环境 (硬件环境，设备等)?Quartus II?10.1 FPGA课程设计详细内容 4.1 技术规范×8RAM由一个地址切换键按顺序切换1~10个地址端口。 4.系统工作流程： 切换端口 读出数据 开始计数 暂停计数 存入数据 计数流程 5．切换端口 读出数 七段显示译码器译码 输出到数码管显示 读取结果输出流程 分频：1Hz的秒计时频率，用来进行秒计时； 4.2 设计方案Clk_50MHz clk_1Hz reset clk_1MHz 分频：1Hz的秒计时频率，用来进行秒计时 分频：时钟信号clk_50MHz； 分频信号 clk_1Hz； 分频信号 clk_1MHz； clk clk_1hz dout [7:0] din[7:0] start start reset 切换端口 读出数据 开始计数 暂停计数 存入数据 计数：开始计数 start 计数器复位 reset； 计数输出 din[7:0]； 计数置数 add； dout 显示模块 RAM：10×8的RAM存储阵列10个字每个子8位 输入端 输入地址 wr_address [3:0]； 输入数据 din[7:0]； 上升沿有效写入信号 wr； 输出端 输出地址rd_address[3:0]； 输出数据 dout[7:0]； 上升沿有效读信号 rd； 端口 I/O 功能 rd I 读使能，高电平有效；系统使能工作，将din数据写入ram的存储单元中 wr O 写使能，高电平有效；将ram存储单元中的数据读出dout. Wr_address[3:0] I 写地址 din[7:0] I 数据输入口，内部接口 dout[7:0] O 数据输出，内部数据传送 reset I 复位端，时钟下降沿有效 add I 计数器置数端 start I 开始/暂停键,高电平开始，低电平暂停 Rd_address[3:0] I 读地址 rd_clk I 读时钟，下降沿触发 wr_clk I 写时钟，上升沿触发 地址划分： ain[3:0] Ram存储单元 0001 0000_0001 0010 0000_0010 0011 0000_0011 0100 0000_0100 0101 0000_0101 0110 0000_0110 0111 0000_0111 1000 0000_1000 1001 0000_1001 1010 0000_1010 4.3 功能验证方案 b.逐个完成各个模块的验证 ①分频模块：由于系统提供的频率为50MHz而计数时需要的是每秒那样计数，故需要将50MHz分频为1Hz.可为该程序编写激励，得到输出，用输出的频率与想要得到的1Hz的信号进行比较，即可验证。 ②计数模块：编写完成后可通过查看仿真图形确认计数范围，位宽等功能的正确。 ③RAM存取模块：需在仿真中编写测试激励对RAM进行存取验证，在仿真图形中确认RAM的存取功能的正确性。 ④显示模块：把计数的结果通过七段显示译码器显示在数码管上，观察数码管上