VHDL实验报告沈金凯).docVIP

《VHDL与数字系统计》 实验报告 班级 电信103 姓名 沈金凯 学号 110023089 王新华 编写 信息与电子工程学院 2011年10月 实验一 简单逻辑电路设计与仿真 一、实验目的 1、学习并掌握MAX+PLUSⅡ CPLD开发系统的基本操作。 2、学习在MAX+PLUSⅡ下设计简单逻辑电路与功能仿真方法。 二、实验仪器设备 1、PC机一台。 2、MAX+PLUSⅡ CPLD软件开发系统一套。 三、实验内容 1、用D触发器设计一个4进制加法计数器并进行功能仿真。 （1）设计1个时钟脉冲输入端CLK; （2）设置2个计数状态输出端Q1、Q0； （3）按二进制加法规律计数； （4）进行电路功能仿真与验证。 2、设计一个2-4线译码器并进行静态功能仿真。 2个输入端，A0和A1； 4个输出端，Y0至Y3； 电路功能真值表如表1-1示，输出为高电平有效： 进行电路功能静态测试与验证。 表1-1 2-4译码器真值表 A1 A0 Y0 Y1 Y2 Y3 0 0 1 0 0 0 0 1 0 1 0 0 1 0 0 0 1 0 1 1 0 0 0 1 四、实验操作步骤 （一）4进制加法计数器设计与仿真 1、开机，进入MAX+PLUSⅡCPLD开发系统。 2、在工具条中选择新建文件，弹出NEW界面，在该界面中选择Text Edit File项，然后点击OK，进入文本编辑状态。然后点击工具条中的保存按钮，在弹出的Save As 界面中选择后缀 .VHD,并为当前的实验选择恰当的路径并创建项目名称。 3、 编辑输入相应的程序代码。 4、在File菜单中选Project项，选择其中的Set Project to Current File，将项目设置为当前文件。然后保存当前文件。 5、选择器件。点击Assign 菜单的Device项，在弹出的Device界面中选择ACEX1K系列的EP1K100QC208-3。注意界面中的Show Only Fastest Speed Grades 不要选中，否则显示不出该器件。 6、点击MAX+PlusII菜单下的Compiler进行编译，然后点击START按钮开始编译。对编译的结果进行观察，如果出现错误或告警，检查输入的源代码排除语法错误并重新编译，重复此过程直到编译通过。 7、点击MAX+PLUSⅡ菜单下的Waveform Editor 子菜单出现Waveform Editor窗口。点击鼠标右键，选择Enter Nodes From SNF子菜单,在Enter Nodes From SNF对话框中点击List按钮、“=”按钮和Ok按钮，填入电路节点名称。 8、在时钟输入端CLK处设置好方波脉冲，点击MAX+PLUSⅡ菜单下的Simulaotr子菜单，进行波形仿真以验证电路的逻辑功能。 9、点击MAX+PLUSⅡ菜单下的Timing Analyzer子菜单，进行信号延迟时间分析，估算工作速度。 10、本次实验暂不进行芯片下载操作。 （二）、设计一个2-4线译码器并进行静态功能仿真。 完成该译码器的源代码，并进行仿真调试。操作步骤同上。 五、实验报告 1、写出第一个实验的源代码并画出仿真波形图。 2、写出第二个实验的源代码并画出仿真波形图。 2、讨论用VHDL语言进行逻辑电路设计的特点，并与高级语言的调试过程作比较。  LIBRARY ieee; USE ieee.std_logic_1164.all; ENTITY counter IS PORT(clk:IN STD_LOGIC; Q1:OUT INTEGER RANGE 0 TO 3); END counter; ARCHITECTURE counter OF counter IS BEGIN count:PROCESS(clk) VARIABLE Q2:INTEGER RANGE 0 TO 4; BEGIN IF(clkEVENT AND clk=1)THEN Q2:=Q2+1; IF(Q2=4)THEN Q2:=0; END IF; END IF; Q1=Q2; END PROCESS count; END counter; library ieee; use ieee.std_logic_1164.all; entity decoder is port ( ena:in std_logic; A: in std_logic_VECTOR(1 downto 0)