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Cadence 在先进制程上的下一代数字解决方案 随着物联网的兴起 ，手持设备的盛行 ，还有无处不在的 云计算 ，芯片的发展也得以日新月异。 为了满足大规模计算的需要，芯片越做越大，这也成了最强的推动芯片往更小制程前进的 动力，伴随着FinFET ，DPT 和TPT 的成熟，工艺制程也从22/20nm，一路高歌猛进到16/14nm，再到正 在研发，明年即将量产的10nm/7nm。 为了满足timing To marketing 的要求，数模混合设计也变得越来越流行，从180nm 到 40nm ，我们随处看到数模混合设计的身影。 所有的这一切，都让数字电路设计变得更有挑战，挑战来自于可用性（Usability），可预 测性（Predictability）和可靠性（Deployability）；挑战来自于 P （Performance）P （Power） A （Area ）的pushing；挑战也来自于TAT （Turnaround Time ）和容量（capacity ）。 Cadence 的数字解决方案包含了四个方面：综合，实现，Electrical signoff 和physical signoff。 科技以人为本，所以重要的是我们的研发团队：在全球，Cadence 有超过1000 位数字研 发工程师，并且每年还有接近10%的增长，其中，上海有超过150 位数字研发工程师。 邓小平说过，科学技术是第一生产力，在高科技的半导体行业尤其如此，工业制程的每一 次前进，都离不开一大堆的科技发明和创新。在过去两年，伴随着工业制程从20nm 到 16nm，Cadence 数字部门也顺应推出了全新的全套产品解决方案：  在2013 年五月，Tempus 第一次发布；  在2013 年11 月，Voltus 也面世；  在今年的7 月，Quantus 作为QRC 的下一代产品也给推出；  在2015 年，我们也会有全新的产品推出，还请大家静候佳音。 天下武功，为快不破。Tempus 从一开始面世，打的就是快这个旗号。凭借非凡的超线程 技术和多进程能力，Tempus 最多可以利用到上百个CPU，可以提高超过10 倍的速度。在 快的同时，Tempus 利用PBA 等技术在精度上也做到了精益求精，一直以来，Tempus 都是 第一批被Foundry 所认证的时序验证工具。大家知道，在一个tapeout 过程中，ECO 其实 往往会花费很多时间，容易成为压死骆驼的最后一根稻草，为了帮助到工程师，Tempus 也集成了超强的支持所有mode 和view 的signoff eco 。以前一个iteration 的时间，现在可 以做两到三次。 Tempus 必威体育精装版的TSO 技术能够支持对setup, hold, DRV 和leakage 的全盘优化，并且，对 MSV 和master clone 也是native 的支持。 总所皆知，Power signoff 比起timing signoff 更加复杂，因为时序是静态的，power 需要激 励输入。一个超过五十个M instances，也就是差不多200 个M 的gate 的design，以前做 完dynamic 和static signoff 往往需要80 个小时，也就是3 到4 天才能完成一个iteration。 Voltus 是2013 年11 月正式发布的新产品，基本上是把以前的EPS 全部重写了一遍，利用 非凡的并行计算能力，Voltus 差不多可以在14 个小时完成50M instance design 的dynamic 和static signoff，可以显著地加快power signoff 的速度。 在今年，Voltus 有个新的创新，就是整合了Cadence 的anlog 和Spectre 技术，可以做 transistor-level 的EMIR 分析。如果大家有兴趣，可以和我们的sales/AE 联系。 在今年七月的韩国CDNLive 上，Cadence 推出了又一个拳头产品，下一代的寄存参数提取 工具：Quantus 。当工艺走到16nm，device 也不得不从2D 的MOS 发展为3D 的FinFET， 而当工艺走到7nm，device 更加会从3D 的FinFE