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SRAM_DRAM_FIFO的控制器设计
FIFO(First In First Out) 结构: FIFO控制器+RAM 分类: 同步FIFO/异步FIFO FIFO 使用上的选择: 自己写的FIFO控制器+FPGA内部的Dual RAM(占用逻辑资源较少) FPGA厂商的FIFO IP(可靠,但占用逻辑资源较多) FPGA片外FIFO(节省FPGA资源) 同步FIFO Synchronous FIFO: 写和读使用的时钟为同一个时钟。 核心:计数器。 设计思路: 1.设置一个计数器。计算从FIFO中写入、读出的数据的数量,并用它来表征FIFO的状态。 2. 设置写指针和读指针,分别连接双端口RAM的两个addr端口。写指针和读指针总是指向下一个要操作的地址空间。 同步FIFO 计数器的状态: 计数器增加:写(未满)、不读; 计数器减少:读(未空)、不写; 计数器不变:又读又写/不读不写,满写空读。 FIFO的状态: 空:不写 (计数器为1且读||计数器为0) 满:不读(计数器为max-1且写||计数器为max) 异步FIFO Asynchronous FIFO:读和写使用两个不同的时钟。 用途:异步时钟域的穿越。 设计思想:因为有两个时钟域,所以不能直接用计数器来表示FIFO的状态,解决办法是比较读写指针。 异步FIFO 比较指针的问题: 最开始时,FIFO是空的,读写指针都指向0地址空间。然后不读,一直写,知道写满,由于读写指针始终指的是即将操作的地址单元,所以FIFO满的时候,写指针又指向了0。 即:读写指针相等的时候,FIFO或者满或者空,但是,到底是哪一个? 异步FIFO 一种方法是:为指针多添加一个冗余的bit位来区别这两种情况,当wr_pointer或者rd_pointer超过了FIFO的最大地址空间时,将冗余位(MSB)翻转。如果两个指针的冗余位相同,那么证明它们访问了同样数目的地址空间(FIFO空),如果不同,则表示写指针比读指针多访问了一轮(FIFO满)。 异步FIFO 新的问题是,在不同的时钟域里,如何比较读写指针? 异步时钟域的穿越: 1.打两拍之后再比较(减小亚稳态) 2.计数器使用格雷码(减小亚稳态) 异步FIFO FIFO使用注意 尽量不要用异步FIFO做异步时钟穿越 若使用自写编写的FIFO控制器,在仿真验证中要将测试用例覆盖完全 SRAM、SDRAM、FIFO的控制器设计 RAM 随机存取存储器 (Random Access Memory ) “随机存取”指的是当存储器中的消息被读取或写入时,所需要的时间与这段信息所在的位置无关。相对的,读取或写入顺序访问(Sequential Access)存储设备中的信息时,其所需要的时间与位置就会有关系(如磁带) RAM 可以进一步分为静态随机存取存储器(SRAM)和动态随机存取存储器(DRAM)两大类。 SRAM 静态随机存存储器 (Static Random Access Memory, SRAM) 是随机存取存储器的一种。所谓的“静态”,是指这种存储器只要保持通电,里面储存的数据就可以恒常保持。相对之下,动态随机存储器(DRAM)里面所储存的数据就需要周期性地刷新。然而,当电力供应停止时,其内储存的数据还是会消失,这与在断电后还能储存资料的ROM或快闪存储器仍然是不同的。 SRAM结构 SRAM基本电路 SRAM 优点:读写速度快,不需要刷新 缺点:面积大 SRAM的时间参数 tRC:read cycle tAA:address to data valid tOHA:data hold from address change SRAM的时间参数 tPWE:WE pulse width tHZWE:WE low to HIGH-Z tSD:data setup-up to write end SRAM典型应用 小波变换/逆变换 SPIHT编码/解码 DRAM 动态随机存取存储器(Dynamic Random Access Memory,DRAM)是一种半导体存储器,主要的作用原理是利用电容内储存电荷的多少来代表一个二进制位(bit)是1还是0。由于在现实中电容会有漏电的现象,导致电位差不足而使记忆消失,因此除非电容经常周期性地充电,否则无法确保记忆长存。由于这种需要定时刷新的特性,因此被称为“动态”存储器。相对来说,“静态”存储器(SRAM)只要存入数据后,纵使不刷新也不会遗失记忆。 与SRAM相比,DRAM的优势在于结构简单——每一个位的数据都只需一个电容跟一个晶体管来处理,相比之下在SRAM上一个位通常需要六个晶体管。正因这缘故,DRAM拥有非常高的密度,单位体积的容量较高因此成本较低。但相反的,DRAM也有访问速度较慢,耗电量较大的缺点。 DRAM SDRAM(single
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