Xilinx-fpga-CPU架构-21-22.ppt

西安电子科技大学-软件学院 西安电子科技大学-软件学院 Xilinx Confidential Xilinx-FPGA/PLD: PARWAN-1 B603教室 沈沛意、张亮 pyshen@ 西安电子科技大学-软件学院 西安电子科技大学-软件学院 Presentation Name * 图 3. 1 自顶向下的设计输入方式 VHDL支持系统的层次结构设计，设计者可以由顶向下将系统划分为多个层级，每个层级划分多个子模块，各个子模块独立设计、调试。子模块设计完成后，将其互联构成整个系统。层次结构的设计方法支持团队协同工作，能够在很大程度上提高设计效率，而且便于模块的复用，便于系统的调试、维护和升级 可综合的！ Recap：层次化设计架构 RECAP:Finite state machine 西安电子科技大学-软件学院 Presentation Name * FSM是一般模块工作状态的抽象和形象的描述，它可以简洁高效地描述模块的工作状态和状态之间的转换关系 一、CPU-modeling for discrete design 8-bit processor Public-domain CAD tools Senior student project Fabricated at the Massachusetts Microelectronics Center 8-bit external data bus 12-bit address bus Arithmetic and logic operations, Jump and branch instructions Direct and indirect addressing modes 西安电子科技大学-软件学院 Presentation Name * CPU-architect1 西安电子科技大学-软件学院 Presentation Name * /wiki/List_of_CPU_architectures Simplified block diagram over Intel 8088 (a variant of 8086); 1=main registers; 2=segment registers and IP; 3=address adder; 4=internal address bus; 5=instruction queue; 6=control unit (very simplified!); 7=bus interface; 8=internal databus; 9=ALU; 10/11/12=external address/data/control bus. CPU-architect2 西安电子科技大学-软件学院 Presentation Name * /wiki/List_of_CPU_architectures 1.1 Parwan-entity Top level behavioral synthesizable description 西安电子科技大学-软件学院 Presentation Name * ENTITY par_central_processing_unit IS PORT( clk: IN std_logic; interrupt: IN std_logic; read-mem, write_mem: OUT std_logic; databus: INOUT byte:=‘’zzzzzzzz; adbus: OUT twelve; halted: OUT std_logic :=‘0’, ready, grant : IN std_logic ); END par_central_procesing_unit; 1.2 Instruction set Two addressing mode 23 instructions including addressing modes The main and only cpu data register: accumulator, which is used in conjunction with most instructions FLAGS: overflow(v), carry(c), zero(z), negative(n) 西安电子科技大学-软件学院 Presentation Name * Ok, how to design the instruction set ? Parwan in