六时序模块计数器.doc

第5章 通用时序电路模块及应用 5.4 计数器 计数器涵义：按预定状态序列变化以表征触发时钟脉冲输入个数的时序逻辑模块。 计数器逻辑构成：主要由触发器构成，并附加除使触发器按预定状态序列变化，还需使计数器具有清0、使能、加载等功能的组合逻辑。 在数据的寄存方式上寄存器与计数器相似。但寄存器着重于对数据的存储与操作，计数器则强调数据按序变化，其特别在数字系统的操作控制方面有重要应用。 计数器的输入时钟：1.时钟源;2.其它脉冲源。间隔可相等或随机。 按触发方式可分为同步与异步： 同步计数器：其触发器具有共同时钟， 异步计数器：其部分或全部触发器不具有共同时钟，一般来自其它触发器输出跳变。 按状态序列变化规律，常用计数器可分为二进制和非二进制计数器。 计数器状态改变主要取决于计数器的当前态。 5.4.1异步二进制计数器 二进制计数器： 状态按二进制数序列变化。 计数范围：决定于触发器个数，n个触发器构成计数器可二进计数0－2n－1。 加减计数器：计数序列二进增加或减少。 例：4位二进加减计数器。 计数序列 加计数 Q3Q2Q1Q0 十进数 减计数 Q3Q2Q1Q0 0 0 0 0 0 0 1 1 1 1 15 1 0 0 0 1 1 1 1 1 0 14 2 0 0 1 0 2 1 1 0 1 13 3 0 0 1 1 3 1 1 0 0 12 4 0 1 0 0 4 1 0 1 1 11 5 0 1 0 1 5 1 0 1 0 10 6 0 1 1 0 6 1 0 0 1 9 7 0 1 1 1 7 1 0 0 0 8 8 1 0 0 0 8 0 1 1 1 7 9 1 0 0 1 9 0 1 1 0 6 10 1 0 1 0 10 0 1 0 1 5 11 1 0 1 1 11 0 1 0 0 4 12 1 1 0 0 12 0 0 1 1 3 13 1 1 0 1 13 0 0 1 0 2 14 1 1 1 0 14 0 0 0 1 1 15 1 1 1 1 15 0 0 0 0 0 二进加计数序列特点：同步于计数脉冲，最低位Q0状态每次均改变；其余各位状态改变均在其相邻低位1变0时发生。 异步二进加法计数构成：利用上述序列变化特点，用触发器级连构成。 例：用负沿JK触发器构成4位二进异步加法计数器。 JK端均接1，所有触发器脉冲负沿触发翻转。 第一级每个时钟都发生翻转。 以后各级相邻低位由1变0时翻转。 波形图： 二进计数特点：每级触发器的翻转周期是相邻低一级二倍，或者说翻转频率是相邻低一级1/2。用此特点，可将二进计数器用做二分频器，每增加一级，触发器输出脉冲频率降低一倍。 例：按加计数序列特点，用正沿D触发器构成4位二进异步加法计数器。(自行分析工作原理) 二进减计数器构成： 二进减计数序列特点：同步于计数脉冲，最低位Q0状态每次改变；其余各位状态改变在其相邻低位0变1时发生。 异步二进减法计数构成：利用序列变化特点，用触发器级连构成。（自行分析） 思考：用D触发器构成异步二进减计数器。 波动计数器（ripple counter） 异步计数器之另称。因随时钟脉连续输入，各触发器的翻转由低位向高位传递进行，如塘中水波的波动传播而得称。 波动计数器的优点：逻辑规范，电路简单，功耗低。 波动计数器的缺陷：延时大且不固定。 采用同步时序逻辑的计数器可克服波动计数器之缺陷。 5.4.2 同步二进制加法计数器 同步计数器所有触发器被时钟同时触发，计数速度快。 可按同步时序电路设计步骤同步计数器。 同步二进加计数器直接构成： 二进加法计数序列特点：每位状态改变均在所有低位同时为1时发生。 根据序列特点，首先构造激励为1时触发翻转的触发器。再构造前级状态同时为1时输出为1的一组逻辑，并按序接入对应触发器激励端。 例：用JK触发器构成同步二进加计数器。 JK触发器JK端短接构成激励为1触发翻转的触发器。 加入使能信号EN，各触发器的激励函数为： 触发器激励函数通用形式： 逻辑构成： 输出CO用于多模块级联，构成更多位数计数器。 使能EN控制计数。EN＝1，计数；EN＝0，停止计数。 两种激励方式：并行；串行。二方式功能相同。串行方式逻辑简单、规则，易于多级构造，但延时大，速度慢。并行方式复杂，工作速度快。 思考：用D触发器构成同步二进加计数器。 5.4.3同步二进制减法计数器 直接构成： 二进减法计数序列特点：每位状态改变均在所有低位同时为0时发生。 根据序列特点，首先构造激励为1时触发翻转的触发器。再构造前级状态同时为0输出为1的一组逻辑按序接入对应触发器激励端。 激励函数： 触发器激励函数通用形式： 加法与