第16讲 时序电路设计.ppt

第16讲 时序电路设计 时序电路分类 异步电路的特点 同步电路的特点 同步逻辑电路的一般结构 同步电路设计 根据逻辑关系写出真值表 真值表的后半部分 直接填写卡诺图 结论 同步时序电路的设计实质上是传输逻辑设计问题. 大规模同步电路的综合技术比较成熟，可以直接根据RTL级的HDL描述综合出门级电路。 数字电路的时序问题 同步电路的”最大时序”约束 同步电路的”最小时序”约束 保持时间违例的原因 时序路径分类 4种传输路径 第一类:输入端口到内部寄存器 第二类:内部寄存器到内部寄存器 第三类:内部寄存器到输出端口 第四类:输入直接到输出端口 输入延迟和输出延迟 path1理想时钟下的时序判断公式 非理想时钟的检查 例:时序检查问题 最大时序（建立时间）分析 最小时序（保持时间）分析 解决保持时间问题 在FF1和FF2之间插入一个BUF. 如果系统没有工作在极限速度，保持时间问题总是可以解决的，关键在于能否发现。 * * 分为同步和异步两类. 同步电路使用统一的时钟,即的所有触发器在逻辑意义上是连接在一起的. 异步电路没有统一的时钟. 优点:(1)电路结构简单(2)功耗低. 缺点:(1)由于触发器动作时间不统一,存在过渡状态.(2)速度慢.(3)设计及验证困难. 优点: (1)没有过渡状态(2)速度较快. 缺点: (1)电路相对复杂. 现代IC只使用D触发器,多个触发器称为寄存器.任何同步电路都可以理解为由寄存器和传输逻辑构成,这就是寄存器传出级（RTL）的概念. 一个同步时序电路模块总是可以理解为由传输逻辑和寄存器组成. 传输逻辑是输入信号和状态信号的组合逻辑函数.输入信号可以来自芯片的输入端口或其它寄存器的输出. 输出端也可以经过组合逻辑后再输出,但不推荐这种设计方法. 由于由D触发器构成的寄存器本身没有附加逻辑关系,仅用来保存数据,因此同步时序逻辑电路设计问题可以转化为组合逻辑设计问题. 例如:一个4位同步计数器的问题可以转换为设计一个传输逻辑(组合)电路,使 根据Y与X的关系可以写出真值表. 以后分别求出Y3-Y0的逻辑方程即可实现计数器的功能. 如果考虑使用基本逻辑门实现,直接填写整体卡诺图,再分解为4个卡诺图是更好的办法. 触发器的主要时序参数是建立时间和保持时间。 触发器的延迟，一般定义为从CLK上沿到Q端稳定需要的时间。 所谓”最大时序约束”问题是考查在设计频率下,所有触发器是否可满足建立时间要求. 数据必须在下一个时钟沿到来之前传输到位. 最小时序约束是检查所有触发器是否满足保持时间要求. 时钟跳变后,新数据不能来得太快. 由于触发器的延迟一般大于保持时间需求，触发器之间没有逻辑门是允许的。保持时间违例主要由时钟树延迟时间不等造成。 一个时序电路模块中可能存在的4种路径. 对一个电路模块只能检查前3种路径的时序问题. 输入延迟: 数据到达输入端口已经过去的时间. 输出延迟: 从当前设计的输出端口出去后,还要经历的时间. 时钟周期-最大输入延迟-传输延迟-触发器建立时间=0 最小输入延迟+最小传输延迟-触发器保持时间=0 建立时间检查: 保持时间检查: 最小输入延迟+最小传输延迟-触发器保持时间-时钟误差=0 时钟到达各个触发器的时间可能不同,存在不确定性,或称时钟误差. 时钟误差主要影响保持时间,考虑时钟误差时,保持时间检查公式应修正为 假设触发器的延迟是0.5ns，建立时间要求是0.8ns，保持时间要求是0.1ns。输入信号A的延迟在1-1.2ns之间。一个与非门延迟为1.5ns,反相器延迟为1ns，时钟BUF延迟为1.1ns。 （1）该电路在时钟频率为200MHz时是否存在时序违例现象，如何解决。 （2）最高时钟频率能达到多少？ 时钟周期T=5ns，A端输入延迟最大为1.2ns,触发器建立时间0.8ns，可以看出FF0,FF1和FF2都没有建立时间问题。 从FF0的Q到FF3的D是关键路径，总传输延迟为 0.5(FF0)+1+1.5+1+1.5=4.5n=5-0.5ns 没有建立时间违例问题。 由于触发器延迟为0.5n，FF2的时钟比FF1晚1.1n，保持时间要求为0.1n，故触发器FF2存在保持时间问题。如何解决？ *