种低成本光接收器数据恢复电路设计及FPGA实现.docVIP

一种低成本光接收器的数据恢复电路的设计及FPGA实现 宁少春 （重庆邮电大学 光电学院，重庆 400065） 【摘要：设计了一种利用FPGA的可编程输入延时单元（IDELAY）和锁相环输出同频多相时钟结合的倍过采样高速时钟数据恢复电路。采用的方法检测数据跳变边沿，消除了数据毛刺的干扰? 关键词：时钟数据恢复；过采样；输入延时单元；现场可编程逻辑阵列 A low-cost optical receiver data recovery circuit design and FPGA implementation （School of Optoelectronic Engineering, Chongqing University of Post Telecommunication, Chongqing 400065, China） Abstract: Designed a FPGA programmable input delay unit (IDELAY) and phase-locked loop output combination with the frequency multi-phase clock four times over-sampling of high-speed clock and data recovery circuit. Recovery in the four parallel data at lower frequencies, effectively increase bandwidth and reduce the cost of the terminal, and automatically detect and determine the method detection data transition edge, eliminate the interference of data glitches. Keywords: clock and data recovery; oversampling; input delay unit; field programmable logic arrays 1 引言 随着互联网的普及，光纤通信技术正在走进千家万户。光纤通信拥有传输距离长，信号损失小，带宽高，架设维护成本低等诸多优点。但是作为网络终端如果采用现有光接收器，不但成本太高，而且普通家用难以维护，过高的带宽也造成资源的浪费。 如何设计一种低成本的光纤数据接收模块至关重要。时钟数据恢复电路是高速收发器的核心模块。所以本文提出一种利用低成本FPGA实现光纤数据恢复电路的方案。 目前利用FPGA实现时钟恢复电路的方法，基本都是首先利用FPGA内部的高频时钟，然后再根据输入信号控制对高速时钟的分频，从而产生与输入信号同步的时钟信号。如果输入信号的频率为100MHz，则系统的工作频率就必须达到00MHz，对于中低端FPGA，如此高的工作频率显然无法承受。虽然高端FPGA可以达到GHz的工作频率，但其高昂的价格不适合用于普通用户。而其它基于中低端FPGA实现高速时钟恢复电路的方法，要么需要外部VCO模块，要么只能恢复数据而无法得到同步的时钟信号。针对这种情况，本文提出了一种利用Altera FPGA中的锁相环及Logiclock等技术，实现高速时钟恢复电路的方法。16个同频率采样时钟 16个时钟逐级相位差22.5度 分别对输入数据进行采样 采样结果送到数据恢复模块处理产生恢复后的数据。[2] 采样采用4倍过扫描 所以16个采样结果对应4位的恢复数据 由主时钟分别通过4个锁相环产生16个同频率不同相位的时钟其中pll1的相位为0，22.5 ，45，67.5 ；pll2：90，112.5，135，157.5；pll3：180，202.5，225，247.5；pll4：270，292.5，315，337.5。 下图是仿真中 16个时钟的波形 图3时钟波形仿真图 图3可见在一个周期中 16个时钟的上升沿依次到达，可以对数据进行16次采样。 三 采样模块 采样模块由2个结构相同的模块并行。第一个控制前8个时钟对数据采样；第二个控制剩下8个时钟采样。[3] 每个模块分成 采样和同步2个部分 1 采样部分：如图4 8个时钟 每个时钟上升沿对数据采样，分别写入一个含有8个1位寄存器的寄存器组ram0在主时钟下个周期时 采样写入另一个寄存器组ram1 。 2 同步部分：利用分别采样间隔 乒乓操作寄存器组 ram0 ram1 同步读出8位采样数据。[1] 图4 采样模块原理图 四 数据