EDA实验2013EDA实验2013.doc

EDA实验及综合设计 实验内容参考相关资料，先做完实验内容一、二三、四。改笔试考试为设计报告，每位同学根据给定的题目设计一项电路并仿真，给出相应的设计报告纸质档，即作为考试成绩。 参考资料 [1] 江国强，EDA技术与应用，电子工业出版社 [2] 王金明，数字系统设计与Verilog HDL，电子工业出版社 [3] Verilog的135个经典设计实例 [4] 课件 实验一 Quartus II入门 实验内容： 1：阅读“Quartus向导2012.pdf”，掌握Quartus操作步骤； 2：阅读“ModelSim轻松入门”，“Modelsim使用教程”，结合教材第3章，掌握Modelsim仿真方法。 实验二 Verilog HDL简单门电路的实现 实验内容： 1：参考相关资料，编写半加器、全加器、与非门、或非门、异或门、三态门，8线-3线编码器、译码器的Verilog HDL程序，并实现其仿真； 2：在实验箱上设计四位全加器。 实验三 组合逻辑电路的Verilog HDL实现 实验内容： 1：参考相关资料，编写BCD-七段显示译码器、数据选择器、数据分配器、数字比较器的Verilog HDL程序，并实现其仿真； 2：在实验箱上设计八位七段数码管动态显示电路 实验四 时序逻辑电路的Verilog HDL实现 实验内容： 1：参考相关资料，编写JK触发器、8位数据锁存器、数据寄存器的Verilog HDL程序，并实现其仿真； 2：在实验箱上设计含异步清零和同步使能的计数器 实验五 数字系统综合设计 参照以下设计报告 设计报告 按照教材相关章节，在以下题目中任选一个作为自己的设计报告，每一小组为3-4人，报告要求给出详细的设计方案拟定，程序设计步骤，仿真结果，心得体会，并在EDA实验箱上调试成功。设计完成后小组成员上台讲解，该设计报告的成绩即为考试成绩。 题目1：矩阵键盘显示电路设计 1：陈鹏，杨义，王琪，秦晨晖 题目2：交通控制器的设计 2：余豪，张俊，徐创，陈燚雷 题目3：多功能数字钟的设计 3：王飞，蔡颖，叶舟，潘雯婷 15：陈欣，杜鹏慧 题目4：4人抢答器设计 4：李震宇，杨帆，朱幼普，余国坤 题目5：串行A/D转换设计 5：殷娟，金瑾，杨怡 题目6：七人表决器设计 6：朱文，殷栋，杨建华，梁仁洪 题目7：直流电机控制设计 7：杨溢，骆楷，吴柯，周邵逸 14：葛念，周鑫，余文焕 题目8：模拟电子琴设计 8：江炜，马继勇，徐峰，童茂林 13：杨坤坤，王鑫，朱丹 题目9：数字秒表设计 9：肖伟，涂君勇，刘佳星，项颂 12：雷梦，王与凡，张丽雯，宋阁 题目10：步进电机控制设计 10：徐创，余豪，张俊，陈燚雷 11:万娟，何娟，罗慧 1：陈鹏，杨义，王琪，秦晨晖 2：余豪，张俊，徐创，陈燚雷 3：王飞，蔡颖，叶舟，潘雯婷 4：李震宇，杨帆，朱幼普，余国坤 5：殷娟，金瑾，杨怡 6：朱文，殷栋，杨建华，梁仁洪 7：杨溢，骆楷，吴柯，周邵逸 8：江炜，马继勇，徐峰，童茂林 9：肖伟，涂君勇，刘佳星，项颂 10：徐创，余豪，张俊，陈燚雷 11:万娟，何娟，罗慧 12：雷梦，王与凡，张丽雯，宋阁 13：杨坤坤，王鑫，朱丹 14：葛念，周鑫，余文焕 15：陈欣，杜鹏慧 //同步置数、同步清零的计数器 module count(out,data,load,reset,clk); output[7:0] out; input[7:0] data; input load,clk,reset; reg[7:0] out; always @(posedge clk) //clk上升沿触发 begin if(!reset) out=8h00; //同步清0，低电平有效 else if(load) out=data; //同步预置 else out=out+1; //计数 end endmodule 附 录 一 管脚分配图 JC1 SL7 SL5 SL3 SL1 G E C A SL8 SL6 SL4 SL2 DP F D B JC2 L7 L5 L4 L1 TL11 TL9 TL7 TL5 TL3 TL1 L8 L6 L3 L2 TL12 TL10 TL8 TL6 TL4 TL2 JC3 R3 R1 L15 L13 L11 L9 L7 L5 L3 L1 R4 R2 L16 L14 L12 L10 L8 L6 L4 L2 JC4 H15 J19 P15 J17 H11 R14 R16 V19 U14 T11 H16 J20 J18 J15 N15 R15 T