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EDA技术实用教程 学习报告 院 系： 自动化工程学院电子学系 专 业： 电子信息科学与技术 班 级： 2010级班 2012年月日 1）大大降低设计成本，缩短设计周期。 （2）有各类库的支持。 （3）简化了设计文档的管理。 （4）日益强大的逻辑设计仿真测试技术。 （5）设计者拥有完全的自主权，再无受制于人之虞。 （6）设计语言标准化，开发工具规范化，设计成果通用性，良好的可移植与可测试性，为系统开发提供了可靠的保证。 （7）能将所有设计环节纳入统一的自顶向下的设计方案中。 （8）整个设计流程上充分利用计算机的自动设计能力，在各个设计层次上利用计算机完成不同内容的仿真模拟，而且在系统板设计结束后仍可利用计算机对硬件系统进行完整全面的测试 EDA实现目标及设计流程 目标：1，可编程逻辑器件2，半定制或全定制ASIC(为EDA最终目标)3，混 合ASIC 流程：1，设计输入（原理图/HDL文本编辑）；2，综合3，适配4，时序仿真与功能仿真；5，编程下载；6，硬件测试 ASIC及其设计流程 设计方法：1，全定制法,；2，半定制法（门列阵法，标准单元法，可编程逻辑器件法） 如图表 第一页 常用EDA工具，IP核 设计出入编辑器；2，HDL综合器；3，仿真器；4，适配器；5，下载器 IP就是知识产权核或知识产权模块的意思，在EDA技术开发中具有十分重要的地位。 软IP是用Verilog/VHDL等硬件描述语言描述的功能块，但是并不涉及用什么具体电路元件实现这些功能。 固IP是完成了综合的功能块。 硬IP提供设计的最终阶段产品：掩模。 可编程逻辑器件原理 可编程逻辑器件的发展历程和分类 PLD,即programmable logic devices是20世纪70年代发展起来的一种新型集成器件。PLD是大规模电路的技术发展的产物，是一种半定制的集成电路，结合EDA技术可以十分方便的构建数字系统 1，按集成度分类 2，按编程工艺分，熔丝型，反熔丝型，EPROM型，EEPROM型，SRAM型，FLASH型 FPGA和CPLD结构原理 1，查找表逻辑结构 FPGA查找表单元内部结构如图 FPGA/CPLD的编程与配置 （1）基于电可擦除存储单元的EEPROM或Flash技术。 （2）基于SRAM查找表的编程单元。 （3）基于一次性可编程反熔丝编程单元。 1，CPLD在系统编程（下载连接及多CPLD芯片ISP编程链接) 2， FPGA专用配置器件（EPCS器件配置及单片机配置） 简单PLD结构原理 寄存器模式 寄存器输出，组合输出 复合模式 简单模式 反馈输出 CPLD的结构原理 1，结构原理图 宏单元 （1）全局时钟信号。 （2）全局时钟信号由高电平有效的时钟信号使能。 （3）用乘积项实现一个阵列时钟。 硬件测试 1 内部逻辑测试 2 JTAG边界扫描 3 嵌入式逻辑分析仪 CPLD/FPGA的编程与配置 单片机配置 使用CPLD配置FPGA Verilog语言总结 Verilog语言的程序结构 1,模块表达 2，端口语句，端口信号及端口模式 assign语句 always语句块 阻塞赋值和非阻塞赋值的区别 阻塞赋值：目标变量名=驱动表达,目标变量的赋值是立即更新的，有明显的顺序性和数据传递性，用于组合电路 非阻塞赋值：目标变量名〈=驱动表达式，每一个目标赋值有一个延时，并行赋值，用于时序电路 如何用always语句块设计组合电路和时序电路 必须放于过程语句结构中格式：always@(敏感信号及铭感信号序列表或表达式)如上例题 如何用always语句设计异步控制和同步控制 异步控制：always@(clk or rst)即clk,rst都作为敏感信号 同步控制：always@(posedge clk) 将rst置于always模块中 条件完整的if语句和条件不完整的if语句 非完整IF条件语句为何产生时序电路 因为非完整的IF语句，会产生锁存器： if(a==1) b=1; 如果a为1，b也会为1；之后如果a不为1的话，b都不会跟着变，而是一直保持为1，这就是带有锁存功能的触发器了。就是触发器搭出来的逻辑实现的。字数限制说不多了 双向端口设计 QuartusII软件使用方法 设计流程 1，编辑和输入设计文件 2，创建工程 ，英文名命名 3，全程编译前约束项目设置 4，全程综合与编译 5，仿真测试⑴ 打开波形编辑器⑵ 设置仿真时间区域⑶ 波形文件存盘将工程的端口信号节点选入波形编辑器中⑸