可预置加减计数器可预置加减计数器.doc

赣南师院 物理与电子信息学院 设计报告书 基于 姓名： 班级： 学号： 指导老师： 陈建萍 时间 目录 内容摘要 1 关键词 1 Abstract 1 Key words 1 1 引言 2 2 可预置加减计数器的设计 3 2.1 设计要求 3 2.2 设计思路和原理 3 2.3 计数器端口信号 4 3 仿真分析 5 3.1验证激励及仿真结果 5 3.2 仿真波形 6 4 结束语 7 5 参考文献 7 附件（程序清单） 9  基于Verilog的可预置加减计数器设计 摘要：计数器是大规模集成电路中运用最广泛的结构之一。在模拟及数字集成电路设计当中，灵活地选择与使用计数器可以实现很多复杂的功能，可以大量减少电路设计的复杂度和工作量。讨论了一种可预置加减计数器的设计，运用 Verilog HDI 语言设计出了一种同步的可预置加减计数器，该计数器可以根据控制信号分别实现加法计数和减法计数，从给定的预置位开始计数，并给出详细的VerilogHDL源代码。最后，设计出了激励代码对其进行仿真验证，实验结果证明该设计符合功能要求，可以实现预定的功能。 关键词：Verilog HDI 可逆计数器 ModelSim 可预置加减计数器 Design of Reversible Counter Based on Verilog HDL Abstract:Counter is one of the elements most in use in VLSI design.It has been proved that choosing and using counter properly can solve many complex problems.Discussing the design of a kind of reversible counter,the study devises a synchronous reversible counter by applying Verilog HDL.The reversible counter can count from the given preset data,the detailed VeriogHDL source code has been given.The counter can add and subtract according to control signals.Finally,the study devises stimulate code to its simulation certification.The certification result testifies that the design accord with the functiona1 requirements can realize the preconcerted function. Keywords:Verilog HDL reversible counter M odelSim preset modified counter 1 引言 计数器对时钟脉冲进行计数，还被广泛用于定时、分频、以及各种复杂的数字电路中，是计算机中的一个重要器件，是应用最广泛的一种典型的时序电路。在目前流行的各种数字电路教材中，均分别给出了加法计数器和减法计数器，但没有给出既能完成加法计数又能完成减法计数的逻辑电路，为此本文通过使用VerilogHDL硬件描述语言设计出了一种可进行加、减计数的可逆计数器，并运用Mentor公司的ModelSim验证工具对其进行仿真验证。 2 可预置加减计数器的设计原理 2.1 可预置加减计数器的设计要求 1、4位，计数范围为0～FF，可以实现加法计数功能和减法计数功能，并可以从预置位开始进行计数。 2、可预置加减计数器根据加减控制信号来决定是执行加法计数还是执行减法计数，并且根据预置控制信号决定是否从预置位开始计数。 3、2.2 可预置加减计数器的设计思路和原理 2.2.1 设计思路 本文设计的可预置加减计数器输出为4位，计数范围为0～FF，可以实现加法计数功能和减法计数功能，并可以从预置位开始进行计数。可预置加减计数器根据加减控制信号来决定是执行加法计数还是执行减法计数，并且根据预置控制信号决定是否从预置位开始计数，当计数器加计数到最高位FF时，输出进位标志信号，并从0开始加计数，当计数器减计数到最低位0时，输出借位标志信号，并从FF开始减计数。运用VHDL语言编辑可预置加