锁相技术 全套课件（下）.pptx

高等学校应用型“十二五”规划教材 · 通信类锁 相 技 术 (第二版)郑继禹 张厥盛 万心平 郑霖 编著西 安 电 子 科 技 大 学 出 版 社目 录 第1章.ppt第一章　锁相环路的基本工作原理第2章.ppt第二章　环路跟踪性能第3章.ppt第三章　环路噪声性能第4章.ppt第四章　环路捕获性能第5章.ppt第五章　数字锁相环第6章.ppt第六章　集成锁相环路第7章.ppt第七章　锁相频率合成第8章.ppt第八章　数字通信中的锁相同步环路第9章.ppt第九章　锁相环应用综合第10章.ppt第十章　锁相环仿真第五章 数 字 锁 相 环第一节　全数字环概述第二节　奈奎斯特型数字锁相环(NR-DPLL)第三节　超前-滞后型位同步数字环第四节　ZC1-DPLL的原理与性能第五节　触发器型全数字锁相环习题　第一节　全数字环概述 一、一般构成与分类　全数字环一般组成如图5-1所示。它由数字鉴相器、数字滤波器与数字压控振荡器(DCO)三个数字电路部件组成。其中数字鉴相器有多种样式，样式不同对环路性能有很大影响。因此目前比较统一的做法是按数字鉴相器的实现方式来对数字锁相环进行分类。 图5-1　数字锁相环的一般组成　1. 触发器型数字锁相环(FF-DPLL)　该环路利用一双稳态触发器作数字鉴相器，其状态分别受输入信号与本地受控时钟信号的正向过零点触发, 产生的置位与复位脉冲状态变化之间的间隔就反映着两信号之间的相位误差。利用异或门逻辑功能检测两输入数字脉冲信号前沿位移的异或门数字鉴相器也属于这种类型。　2. 奈奎斯特型数字锁相环(NR-DPLL)　在输入信号进入数字鉴相器之前，先以奈奎斯特速率(固定速率的时钟脉冲)进行抽样，然后再与本地受控时钟信号进行数字相乘，产生数字式相位误差。　3. 过零检测式数字锁相环(ZC-DPLL)　环路用本地受控时钟脉冲对输入信号的过零点抽样，非零的实际抽样值大小就反映着相位误差，用该相位误差来调节本地时钟信号的相位。　4. 超前滞后型数字锁相环(LL-DPLL)　这种锁相环的鉴相器将逐周地比较输入信号与本地时钟信号的相位，根据相位的超前或滞后输出相应的超前或滞后脉冲，再变换成加脉冲或减脉冲, 对应地调节本地时钟相位。二、数字环部件电路与原理　下面介绍上述4类数字环中比较典型的部件电路及其工作原理。　1. 数字鉴相器　(1) 触发器型鉴相器。图5-2是该型鉴相器的组成示意图。图5-2　触发器型鉴相器 　(2) 奈奎斯特速率抽样鉴相器。该型鉴相器组成如图5-3所示。 图5-3　奈奎斯特速率抽样鉴相器 　(3) 过零取样鉴相器。这种鉴相器有两种形式，一种是正过零点取样，如图5-4所示。这种正过零点取样鉴相器是所有数字鉴相器中最简单的, 而且易于实现。另一种则在正负过零点都取样，如图5-5所示。 图 5-4　正过零取样鉴相器 图 5-5　双向过零取样鉴相器 　(4) 超前滞后取样鉴相器。图5-6是用一个简单二元鉴相器表示的这种鉴相器。 图5-6　简单二元鉴相器　　典型的二元鉴相器电路是用同相与中相积分来实现的, 电路组成方框图如图5-7所示。同相积分器的积分区间与每个输入码元区间重合, 而中相积分器的积分区间则跨在两个码元之间。图 5-7　用同相、中相积分实现的二元鉴相器　　由于鉴相器输出是二值脉冲, 常后接一种序列滤波器来平滑其中的起伏, 以此消除噪声起伏造成的环路误动作比较方便。有两种形式的序列滤波器, 一种叫“N先于M”序列滤波器。如图5-8所示; 另一种叫“随机徘徊”序列滤波器, 如图5-9所示。图5-8　“N先于M”序列滤波器　图 5-9　随机徘徊序列滤波器　　2. 数字环路滤波器　数字环中使用的数字环路滤波器与模拟环中使用的环路滤波器作用一样，都对噪声及高频分量起抑制作用，并且控制着环路相位校正的速度与精度。适当选择滤波器参数，可以改善环路的性能。数字环路滤波器的一般构成形式如图5-10所示，它由A/D、数字计算器和D/A三部分组成。 图 5-10　数字环路滤波器的一般形式　　通常，也可不用A/D与D/A，数字计算器可直接对输入样值进行存储与计算，即所谓数字滤波器的模拟实现形式。图5-11(a)、(b)分别为一阶、二阶数字滤波器，其中一阶的有一个数字累加器，二阶的有两个数字累加器。显然用同样的方法还可以组成更高阶的数字环路滤波器。图5-11　数字环路滤波器的模拟实现形式(a) 一阶；(b) 二阶　3. 数字压控振荡器(DCO)　数字压控振荡器的基本组成如图5-12所示。它由频率稳定的信号钟、计数器与比较器组成, 其输出是一取样脉冲序列, 脉冲周期受数字环路滤波器送来的校正电压控制。前一个取样时刻的校正电压将改变下一个取样时刻的脉冲时间的位置。DCO在环路中又被称为本地受控