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数字电子技术课件作者初玲第21次课异步计数器及N进制计数器.pptVIP

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尚辅网 / 异步二进制计数器 异步十进制计数器 N进制计数器 同步计数器的分析 退出 21.1.1异步二进制加法计数器 控制触发器的CP端,只有当低位触发器Q由1→0(下降沿) 时,应向高位CP端输出一个进位信号(有效触发沿),高 位触发器翻转,计数加1。 由JK触发器组成4位异步二进制加法计数器 JK触发器都接成T’触发器,下降沿触发。 1.逻辑电路图: (2)驱动方程 (1)时钟方程 (3)输出方程 (4)状态方程 异步置0端 2. 工作原理 上加负脉冲,各触发器都为0状态, 即Q3Q2Q1Q0=0000状态。在计数过程中,为高电平。只要低位触发器由1状态翻到0状态,相邻高位触发器接收到有效CP触发沿,T′的状态便翻转。 3. 状态转换顺序表 1 0 0 0 0 1 1 1 1 0 1 1 1 1 0 1 1 1 0 0 1 1 1 1 0 1 1 0 1 0 1 1 0 0 1 1 0 0 0 1 1 1 1 0 1 0 1 1 0 1 0 1 0 1 0 0 1 0 1 1 0 0 1 0 1 0 0 1 0 0 0 1 0 0 0 0 1 1 1 1 0 0 1 1 1 0 0 1 1 0 0 0 1 1 0 1 0 1 0 0 1 0 1 0 0 0 1 0 0 0 0 1 0 1 1 0 0 0 1 1 0 0 0 1 0 0 0 0 1 0 0 1 0 0 0 0 1 0 0 0 0 0 0 0 C Q0n+1 Q1n+1 Q2n+1 Q3n+1 Q0n Q1n Q2n Q3n 输入的计数脉冲每经一级触发器,其周期增加一倍, 即频率降低一半。一位二进制计数器就是一个2分频器 4. 工作波形(时序图或时序波形) 21.1.2异步二进制减法计数器 二进制数的减法运算规则: 1-1=0, 0-1不够,向相邻高位借位,1-0=1; 每当CP有效触发沿到来时,触发器翻转一次,即用T′触发 器。 控制触发器的CP端,只有当低位触发器Q由0→1(上升沿) 时,应向高位CP端输出一个借位信号(有效触发沿),高位触 发器翻转,计数减1。 各触发器应满足的条件: 由JK触发器组成的4位二进制减法计数器 1.逻辑电路图: FF2~FF0都为T’触发器,下降沿触发。 (2)驱动方程 (1)时钟方程 (3)输出方程 (4)状态方程 1)写方程 2.状态转换真值表 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 0 0 1 0 0 1 1 0 0 0 1 1 0 0 0 0 1 0 0 0 0 1 0 1 0 1 0 0 1 0 1 0 0 1 1 0 0 0 1 1 0 1 1 1 0 0 1 1 1 0 0 0 0 1 0 0 0 0 1 1 0 0 1 0 1 0 0 1 0 1 0 1 0 0 1 0 1 1 1 0 1 0 1 1 0 1 0 0 1 1 0 0 0 1 1 1 0 1 1 0 1 0 1 1 0 1 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 1 0 0 0 0 B Q0n+1 Q1n+1 Q2n+1 Q3n+1 Q0n Q1n Q2n Q3n 3.工作波形: 21.2.1异步十进制加法计数器 十进制计数器的逻辑功能,即计数状态顺序表、 工作波形。异步十进制加法计数器是在4位异步 二进制加法计数器的基础上经过适当修改获得的。 它跳过了1010~1111六个状态,利用自然二进制 数的前十个状态0000~1001实现十进制计数。 4个JK触发器组成的8421BCD码异步十进制计数器电路 1.逻辑电路图: CP 1 J 1 K Q Q C 1 FF 0 1 J 1 K Q Q C 1 1 J 1 K Q Q C 1 FF 1 FF 2 1 1 1 1 1 1 1 J 1 K Q Q C 1 FF 3 (2)驱动方程 (1)时钟方程 (3)输出方程 (4)状态方程 3.计数状态顺序表 计数器状态 计数顺序 0 0 0 0 1 0 0 0 0 1 0 1 0 0 0 1 0 0 1 0 0 0 1 0 1 0 1 0 3 1 4 5 7 6 2 8 1 0 0 9 10 0 0 0 0 1 1 1 1 0 0 0 0 1 1 设计数器从Q3Q2Q1Q0=0000状态开始计数。这时 FF1也为T′触发器。 4.工作原理 FF0和FF2为T′触发器。 因此,输入前8个计数

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