数字电子技术课件作者高建新第4章节集成触发器.ppt

4.3 集成触发器 集成触发器大多是克服了空翻的边沿触发器和主从触发器结构。它们也受时钟脉冲控制。 共同的特点是触发器状态的变化只发生在时钟脉冲的上升沿或下降沿到来的时刻。 4.3.1 边沿触发器 1.边沿触发器的逻辑符号和动作特点 边沿触发器不仅将触发器的触发翻转控制在CP触发沿到来的一瞬间，而且将接收输入信号的时间也控制在CP触发沿到来的前一瞬间。因此，边沿触发器没有空翻现象，大大提高了触发器工作的可靠性和抗干扰能力。 边沿触发器有维持阻塞结构、传输门结构等，可以构成JK、RS、D、T不同功能的触发器，逻辑符号如图4-21所示。 要注意触发器状态的变化不是在CP=1期间，而是在触发沿到来的时刻发生。 特性方程表达如下： 2.集成边沿触发器的使用 使用集成触发器除了要了解该触发器的性能参数(通过电子器件手册等资料了解)之外，主要就是掌握触发器逻辑功能和外部引脚的作用，正确连线。 （1）集成边沿JK触发器74LS112 集成触发器引脚排列规律是：以集成芯片缺口向左摆放，垂直观看集成芯片，引脚序号按逆时针由小到大排列。74LS112上集成了两个带有异步置0、异步置1功能的边沿JK触发器，下降沿触发。 1和13号引脚是时钟脉冲接入端； 16是电源接入端；8是地线接入端； 2、3和11、12分别是两组触发器的触发信号接入端； 5、6和7、9分别是两组触发器的输出端； 4和15是第一组触发器的异步置1、异步置0端； 10和14是第二组触发器的异步置1、异步置0端。 表中“×”表示取值是任意的； “↓”、“↑”分别表示下降沿和上升沿。 （2）双集成边沿D触发器74LS74 芯片上共有14个引脚，集成了两组上升沿触发的边沿D触发器。仿照74LS112引脚的作用可以了解74LS74引脚的作用。 集成触发器产品中大部分是JK触发器和D触发器。不论哪种集成触发器都可以仿照上述过程掌握其使用。 4.3.2 主从触发器 主从触发器由两级触发器构成，其中一级直接接收输入信号，称为主触发器，另一级接收主触发器的输出信号，称为从触发器。两级触发器的时钟信号互补，从而有效地克服了空翻。 1.电路结构 图4-28 主从JK触发器 a）逻辑图 b）逻辑符号 将两个同步触发器级联，而且使两个触发器的时钟脉冲状态相反，并将输出反馈回输入端，就构成了主从结构的JK触发器。 2.逻辑功能 主从JK触发器的逻辑功能与同步JK触发器、边沿JK触发器的逻辑功能基本相同，不同之处是主从JK触发器的触发翻转分为两个节拍： (1)当CP＝1时，CPˊ＝0，从触发器被封锁，保持原状态不变。这时，G7、G8打开，主触发器工作，接收K和J端的输入信号。 (2)当CP由1跃变到0时，即CP=0、CPˊ＝1。主触发器被封锁，输入信号K、J不再影响主触发器的状态。而这时，由于CPˊ＝1，G3、G4打开，从触发器接收主触发器输出端的状态。 由上分析可知，主从触发器的翻转是在CP由1变0时刻（CP下降沿）发生的，CP一旦变为0后，主触发器被封锁，其状态不再受K、J影响，故主从触发器对输入信号的敏感时间大大缩短，只在CP由1变0的时刻（下降沿）触发翻转，因此不会有空翻现象。 根据表4-11可知：主从JK触发器与同步JK触发器功能表相同，由此可得主从JK触发器的特性方程仍为： 逻辑符号中“┌”是延迟输出的符号，它表示触发器输出（即“从触发器”的输出）状态的变化滞后于主触发器接收J、K信号的时刻。在此作为主从结构触发器的标志。 (4-11) 例4-5 设主从JK触发器的初始状态为0，已知输入J、K的波形图如图4-29所示，试画出输出Q的波形图。 解：如图4-29所示。 (2)在CP=1期间，输入信号J、K的状态不改变，判断触发器次态的依据是时钟脉冲下降沿前一瞬间输入端的状态。 (3)在CP=1期间，如果输入信号J、K的状态发生改变，主从JK触发器存在一次变化现象，因此要求在CP=1期间输入信号J、K的状态不改变情况下使用，以保证正常工作的安全可靠。 在画主从触发器的波形图时，应注意以下3点： (1)触发器的触发翻转发生在时钟脉冲的下降沿。 4.4 触发器功能的转换 4.4.1 用JK触发器转换成其他功能的触发器 1．JK触发器→D触发器 写出JK触发器的特性方程： 再写出D触发器的特性方程并变换为： 比较以上两式得： 画出用JK触发器转换成D触发器的逻辑图,如图4-30所示。 2．JK触发器→T（T′）触发器 写出T触发器的特性方程： T′触发器的特性方程： 与JK触发器的特性方程比较得： 画出用JK触发器转换成