数字电子技术课件作者王秀敏主编77.3时序逻辑电路的设计.pptVIP

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2017-11-14 发布于广东
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尚辅网 / 7.3 时序逻辑电路的设计方法 7.3.1 设计原则及其步骤时序逻辑电路的设计是分析的逆过程,其任务是根据实际逻辑问题的要求，设计出能实现给定逻辑功能的电路。时序电路的设计过程（3）状态分配，又称状态编码。即把一组适当的二进制代码分配给简化状态图（表）中各个状态。（1）根据设计要求，设定状态，导出对应状态图或状态表。（2）状态化简。消去多余的状态，得简化状态图（表）。（4）选择触发器的类型。（5）根据编码状态表以及所采用的触发器的逻辑功能，导出待设计电路的输出方程和驱动方程。（6）根据输出方程和驱动方程画出逻辑图。（7）检查电路能否自启动。说明： ① 实际设计电路时，因设计要求不同，不一定要完全按照上述步骤。 ②异步时序电路没有统一的时钟信号，因此在设计时，还要为每个触发器选定合适的时钟信号。 7.3.2 设计实例例1 试用JK触发器设计一个同步七进制计数器。需要三个触发器。 Q2Q1Q0 001 000 010 011 110 100 101 解：（1）逻辑抽象，画出状态转换图。（2）列出状态转换真值表 ? ? ? 1 1 1 0 0 0 1 1 0 1 1 0 1 0 1 1 0 1 1 0 0 1 0 0 0 1 1 0 1 1 0 1 0 0 1 0 0 0 1 0 0 1 0 0 0 （3）求出状态方程（根据状态真值表画卡诺图） 00 01 11 10 1 0 Q2 Q1 Q0 Q2n+1 0 1 1 0 1 0 × 0 00 01 11 10 1 0 Q2 Q1 Q0 Q1n+1 0 1 0 1 0 1 × 0 00 01 11 10 1 0 Q2 Q1 Q0 Q0n+1 1 0 1 0 0 1 × 0 （3）求出电路的驱动方程将上述状态方程与JK触发器的特性方程相比较得：（4）根据得到的驱动方程画出逻辑图。 CP FF2 ＆＆＆ 1J 1K C1 Q2 Q2 FF1 1J 1K C1 Q1 Q1 Q0 Q0 FF0 1J 1K C1