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情境5 数字钟 情境5任务单 情境5： 数字钟 跟我学 基本数字钟设计 课程名称 EDA技术 教材 电子教材 教学场所 EDA技术实验室 学时 8 任务说明 用FPGA器件和VHDL语言设计一个数字钟，实现以下功能： 使用六只七段数码管分别显示时、分和秒； 以按钮实现小时和分的可调； 并能实现整点报时功能 培训目标 训练学生掌握原理图、文本输入混合设计方法，继续提高其复杂系统设计能力 设备与器材 QuartusⅡ8.1 EDA实验箱及配套设备 动手做：扩展数字钟的功能 任务说明 用FPGA器件和VHDL语言设计一个数字钟，另外实现以下功能： 时和分的步进调整 闹钟功能 秒表功能，时钟和秒表功能可互相切换。 实施步骤 1．数字钟结构框图 模块说明：各模块都用VHDL语言编写。数字钟总体结构图如图5.1所示。 秒计数及时钟控制模块：SECOND.VHD 分计数及时钟控制模块：MINUTE.VHD 时计数及时钟控制模块：HOUR.VHD 动态扫描显示模块：SELTIME.VHD 7段译码模块：DELED.VHD 图5.1 数字钟总体结构图 2．参考VHDL源程序 （1）秒计数模块的VHDL源程序（second.vhd） library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity second is port(reset,clk,setmin : in std_logic; daout : out std_logic_vector(7 downto 0); enmin : out std_logic); end second; architecture behav of second is signal count : std_logic_vector(3 downto 0); signal counter : std_logic_vector(3 downto 0); signal carry_out1 : std_logic; signal carry_out2 : std_logic; begin p1: process(reset,clk) begin if reset=0 then count=0000; counter=0000; elsif(clkevent and clk=1) then if (counter5) then if (count=9) then count=0000; counter=counter + 1; else count=count+1; end if; carry_out1=0; else if (count=9) then count=0000; counter=0000; carry_out1=1; else count=count+1; carry_out1=0; end if; end if; end if; end process; daout(7 downto 4)=counter; daout(3 downto 0)=count; enmin=carry_out1 or setmin; end behav; ① 秒模块符号如图5.2所示。 图5.2 秒模块符号 ② 仿真。秒模块仿真波形如图5.3所示。 图5.3 秒模块仿真波形 （2）分计数及时钟控制模块VHDL程序（minute.vhd） ① 程序。 library ieee; use ieee.std_logic_1164.all; use ieee. std_logic_unsigned.all; entity minute is port(reset,clk,sethour: in std_logic; daout : out std_logic_vector(7 downto 0); enhour : out std_logic); end minute; architecture behav of minute is signal count : std_logic_vector(3 downto 0); signal counter : std_logic_vector(3 downto 0); signal carry_out1 : std_logic; signal