数字逻辑电路测试与设计第2版课件作者李玲第4章节触发器与时序电路.ppt

00011111 2．74164构成的1/16分频器00000001000001110011111111111111 Q7～Q0的输出状态： 4.7.3 串行输入并行输出8位集成移位寄存器74164 【演示】74164构成扭环型计数器（1/16分频器） 第4章 触发器和时序电路 4.7.4多功能4位并入并出（PIPO）集成移位寄存器74194 74194是应用较广的移位寄存器，它的功能比较全面: 1）数据并入并出; 2）数据左移; 3）数据右移; 4）数据保持。 （a）管脚分布 （b）逻辑符号 第4章 触发器和时序电路 INPUTS OUTPUTS MODE CLOCK SERIAL PARALLEL QA QB QC QD S1 S0 LEFT RIGHT A B C D L × × × × × × × × × L L L L H × × ↓ × × × × × × QAn QBn QCn QDn H H H ↑ × × a b c d a b c d H L H ↑ × H × × × × H QAn QBn QCn H L H ↑ × L × × × × L QAn QBn QCn H H L ↑ H × × × × × QBn QCn QDn H H H L ↑ L × × × × × QBn QCn QDn L H L L × × × × × × × QAn QBn QCn QDn 集成移位寄存器74194真值表 第4章 触发器和时序电路 4.7.4多功能4位并入并出（PIPO）集成移位寄存器74194 （1脚）：直接清零端，低电平有效。 CLOCK（11脚）：时钟端，上升沿有效。 S1S0（9、10脚）：寄存器工作模式设置端。当S1S0=11时，寄存器并入并出；当S1S0=01时，寄存器右移；当S1S0=10时，寄存器左移；当S1S0=00时，寄存器输出保持不变。 A、B、C、D（3、4、5、6脚）：当寄存器工作在并入并出工作模式下，4位并行数据从A、B、C、D输入，在时钟上升沿到来时，置入到输出QAQBQCQD上。 SR_SER（2脚）：右移串行数据输入端，当寄存器在右移工作模式下，串行数据从此端输入，每来一个时钟上升沿，数据在QAQBQCQD上依次右移，4个脉冲后，可以在QAQBQCQD上并行取出4位右移的数据，也可以在QD依次串行输出。 SL_SER（7脚）：左移串行数据输入端，当寄存器在左移工作模式下，串行数据从此端输入，每来一个时钟上升沿，数据在QAQBQCQD上依次左移，4个脉冲后，可以在QAQBQCQD上并行取出4位左移的数据，也可以在QA依次串行输出。 QAQBQCQD（15、14、13、12脚）：4位并行数据输出端。 第4章 触发器和时序电路 4.7.4多功能4位并入并出（PIPO）集成移位寄存器74194 【演示】74194构成扭环型计数器（1/8分频器） 74194构成的扭环形计数器的状态转移图 第4章 触发器和时序电路 4.8 数字钟电路的设计与制作 指标要求: 1）时间为12个小时为一个周期； 2）显示时、分、秒； 3）具有校时功能，可以分别对时及分进行单独校时，使其校正到标准时间； 4）计时过程具有报时功能，当时间到达整点前10秒进行蜂鸣报时； 5）为了保证计时的稳定及准确须由晶体振荡器提供标准时间基准信号。 【设计案例】 试用中小规模集成电路设计符合指标要求的数字钟电路。 第4章 触发器和时序电路 数字钟实际上是一个对标准1Hz进行计数的计数电路。由于计数的起始时间不可能与标准时间（如北京时间）一致，故需要在电路上加上一个校时电路，同时标准的1Hz 时间信号必须做到准确稳定。通常使用石英晶体振荡器电路构成如图3-78所示为数字钟的一般构成框图。 晶体振荡器电路：晶体振荡器电路给数字钟提供一个频率稳定准确的32768Hz的方波信号，可保证数字钟的走时准确及稳定。不管是指针式的电子钟还是数字显示的电子钟都使用了晶体振荡器电路。 分频器电路：分频器电路将32768Hz 的高频方波信号经32768（215）次分频后得到1Hz 的方波信号供秒计数器进行计数。分频器实际上也就是计数器。 时间计数器电路：时间计数电路由秒个位和秒十位计数器、分个位和分十位计数器及时个位和时十位计数器电路构成，其中秒个位和秒十位计数器、分个位和分十位计数器为六十进制计数器，而根据设计要求时个位和时十位计数器为十二进制计数器。 译码驱动电路：译码驱动电路将计数器输出的8421BCD码转换为数码管