基于CPLD数字频率计设计开题报告.doc

***** 学 院 毕业设计（论文）开题报告 基于CPLD数字频率计设计 系 部： 自动控制工程系 专 业： 电子信息工程 学生姓名： *** 指导教师： **** 开题时间： **** 年 ** 月 ** 日 一、总体说明 在开题报告中要求给出你对课题的理解，类似的研究在国内外的进展情况，你对系统设计的初步设想，主要需要解决的技术难题和解决思路，同时应给出课题的时间安排。,在现代电子系统设计领域中,电子设计自动化已成为重要的设计手段。简单的搭建电路已经不适应大规模电路设计要求。EDA的可编写程序设计硬件电路设计，可重复下载的优势非常明显。这样做既可节省时间又能避免不必要的资源浪费。数字频率计的设计,其功能是实现信号的频率、周期、占空比以及脉宽等指标的测量，在电子测量、航海、探测、军事等众多领域的应用范围广泛。 （2）国内外现状及发展趋势 数字频率计是用数字显示被测信号频率的仪器，被测信号可以是正弦波，方波或其它周期性变化的信号。如配以适当的传感器，可以对多种物理量进行测试，比如机械振动的频率，转速，声音的频率以及产品的计件等等。 因此，数字频率计是应用很广泛的DG1000系列函数/任意波形发生器。DG1000使用直接数字合成（DDS）100MHz到200MHz，频率分辨率达到6位/秒。该款产品各项技术指标均领先于市场同级别产品，更以其高性价比受到了市场的广泛关注。这一产品的推出，标志着国内信号源研发水平达到了又一新的里程碑。 国际上数字频率计研究和发展比较早，精测公司生产数字示波器,电源,电桥,专业提供音频和视频方面的测试仪器,代理的国外品牌有日本建伍(CS4125,CO1305,CS4135A,SG5150,VA2230A),日本营电数字电视调制器3513B,3524,4409A,3116A),日本目黑(信号发生失真仪),美FLUKE(PM5418,PM54200,PM6303,PM6304/PM6306, F123/F124/ F87-5/F1508/F8845/F8846)。 二、课题预期目标及主要工作（设计思想、拟采用的方法及手段） 本课题预期目标 设计中提出两种方案分别是以单片机AT89C52作为系统控制核心单元和以为基础，单片机为辅的系统在快速测量的要求下，要保证较高精度的测频，必须采用较高的标准频率信号：而单片机受本身时钟频率和若干指令运算的限制，测频速度较慢，无法满足高速、高精度的测频要求。采用高集成度、高速的为实现高速、高精度的测频提供了保证。 频率的测量实际上就是在1S时间内对信号进行计数，计数值是信号率。用单片机设计频率计通常采用两种办法: 1）使用CPLD自带的计数器对输入脉冲进行计数，或者测量信号的周期； 2）CPLD外部使用计数器对脉冲信号进行计数，计数值再由单片机读取。 由于CPLD自带计数器输入时钟的频率通常只能是系统时钟频率的几分之一甚至几十分之一，因此采用CPLD的计数器直接测量信号频率就受到了很大的限制。在频率测量方法中,常用的有直接测频法、倍频法和等精度测频法。这三种方案各有利弊,其中直接测频法是依据频率的含义把被测频率信号加到闸门的输入端,只有在闸门开通时间T (以1 s计)内,被测(计数)的脉冲送到十进制计数器进行计数。设计数器的计数值为N,则可得到被测信号频率为f =N。但是由于闸门的开通、关闭的时间与被测频率信号的跳变难以同步,因此采用此测量方法在低频段的相对测量误差可能达到50% ,即在低频段不能满足设计要求。但根据三个方案的分析,直接测频法比其他两个方案更加简单方便可行,直接测频法虽然在低频段测量时误差较大,但在低频段我们可以采用直接测周法测量,这样就可以提高测量精度了。 等精度频率测量方案原理： 等精度数字频率计涉及到的计算包括加、减、乘、除,消耗的资源比较大,用一般的CPLD芯片难以实现. 因此,其核心有2个锁相环,可以在高速运行的时候保证系统时钟信号的稳定性. 传统的测频原理是在一定的时间间隔内测某个周期信号的重复变化次数N，其频率可表示为f=N/T，其原理框图见图1.1。这种测量方式的精度随被测信号频率的变化而变化。 图1.1传统测频原理图 该课题测频原理电路图如图1.2所示： 图1.2等精度测频原理图 当方波预置门控信号由低变为高电平时，经整形后的被测信号上升沿启动D触发器，由D触发器的R端同时启动可控计数器CNT1和CNT2同时计数，当预置门为低电平时，随后而至的被测信号使可控计数器同时关闭。设FX为整形后的被测信号，FS为基准频率信号，若在一次预置门高电平脉宽时间内被测信号计数值为Nx,基准频率计数值为Ns，则有:FX= (F